復習 - 符号付き差分
CoddyのVerilogジャーニー「RTL設計と検証」セクションの一部。レッスン 10/38。
チャレンジ
中級signed 8 ビットの a から b を減算し、-128 から 127 の範囲に飽和させます。正確な差がその範囲外の場合は、飽和した y と clipped=1 を返します。出力列: y、clipped。すべての刺激値は既知のバイナリ値です。
design.v を完成させ、モジュール名とポートを保持してください。ロックされた testbench.v は入力の変更を適用し、値が安定した後に出力を表示します。+CASE=1 のようなシミュレータ引数を使用してシナリオを選択します。標準入力は必要ありません。デザインに出力、遅延、またはシミュレーション終了処理を追加しないでください。期待される出力は、各観測結果につき 1 行の 10 進値で、値は 1 個のスペースで区切り、改行で終わります。
自分で試してみよう
module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
// このプレースホルダーをあなたの設計に置き換えてください。
initial y = 0;
initial clipped = 0;
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