Blok always

Część sekcji Podstawy ścieżki Verilog w Coddy. Lekcja 46 z 90.

Blok proceduralny to blok kodu, w którym instrukcje wykonują się jedna po drugiej, po kolei, tak jak w językach programowania, takich jak C czy Python. Verilog ma dwa bloki proceduralne: initial (wykonuje się raz) i always (wykonuje się ciągle). Zacznijmy od bloku always.

Blok always działa nieprzerwanie. Powtarza się bez końca po rozpoczęciu symulacji. Służy do opisywania sprzętu, który musi działać przez cały czas, takiego jak przerzutniki, liczniki i logika kombinacyjna.

Podstawowa składnia:

always @(sensitivity_list) begin
  // Kod wykonywany wielokrotnie
end

@(sensitivity_list) informuje blok, kiedy ma się wykonać. Bez niego (i bez opóźnienia, takiego jak #5 wewnątrz), blok zapętliłby się w nieskończoność i zawiesił symulację.

Przykład bloku always: licznik

Oto przykład tego, jak możemy użyć bloku always, aby utworzyć licznik.

module counter (
  input clk,
  output reg [3:0] count
);
  always @(posedge clk) count <= count + 1;
endmodule

Jak działa ten kod

Element	Znaczenie
`always`	Wykonuj ten kod wielokrotnie, bez końca
`@(posedge clk)`	Poczekaj, aż sygnał zegara zmieni się z 0 na 1 (zbocze narastające)
`count <= count + 1`	Pobierz bieżącą wartość `count`, dodaj 1 i zapisz wynik z powrotem

Blok wykonuje się przy każdym narastającym zboczu zegara. Za każdym razem count zwiększa się o 1.

Lista czułości @(posedge clk) informuje, że kod ma być wykonywany tylko przy zboczach zegara, a nie w sposób ciągły. Bez tego pętla działałaby bez końca, bez opóźnienia.

Blok always z wieloma sygnałami

Możesz wymienić konkretne sygnały:

always @(a or b) begin
  out = a & b;
end

To uruchamia się, gdy zmieni się a lub b.

Wyzwanie

Dodaj brakujący blok always, aby ten moduł działał.

Jak to działa:

Na każdym narastającym zboczu zegara out1 zmienia wartość z 0 na 1 lub z 1 na 0
out2 podąża za out1 (ma taką samą wartość jak out1)

Co należy zrobić:

Dodaj blok always @(posedge clk)
Wewnątrz spraw, aby out1 zmieniało wartość (użyj out1 = ~out1)
Spraw, aby out2 miało wartość out1

Spróbuj swoich sił

module toggler (
  input clk,
  output reg out1,
  output reg out2
);

  initial begin
    out1 = 0;
    out2 = 0;
  end

  // TODO: Dodaj blok always wyzwalany przez posedge clk
  // out1 zmienia stan przy każdym takcie zegara
  // out2 przyjmuje stan out1

endmodule