Podsumowanie — zbuduj moduł

Część sekcji Podstawy ścieżki Verilog w Coddy. Lekcja 36 z 90.

Wyzwanie

To wyzwanie łączy wszystko, czego nauczysz się w tym rozdziale. Utworzysz moduł od podstaw i utworzysz jego instancję.

Co należy zrobić:

Część 1: Utwórz moduł o nazwie flipflop z:

1-bitowym wejściem o nazwie clk
1-bitowym wejściem o nazwie d
1-bitowym wejściem o nazwie reset
1-bitowym wyjściem o nazwie q (użyj reg, przypisywanego w bloku always)

Moduł powinien działać następująco:

Gdy reset ma wartość 1, q przyjmuje wartość 0
W przeciwnym razie, przy każdym zboczu zegara, q przyjmuje wartość d

Część 2: Utwórz instancję modułu flipflop w module top, używając mapowania portów według nazw

Połącz porty z następującymi sygnałami:

Port clk → sygnał clock
Port d → sygnał data
Port reset → sygnał reset_signal
Port q → sygnał out

Spróbuj swoich sił

// Część 1: Utwórz moduł flipflop

  // TODO: Dodaj porty

  // TODO: Dodaj blok always z posedge clk i posedge reset
  
  // Jeśli reset wynosi 1, q <= 0
  
  // W przeciwnym razie q <= d


// Część 2: Moduł top z instancją
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Utwórz instancję modułu flipflop o nazwie ff1
  
  // Użyj mapowania portów według nazw: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule