Struktura modułu

Część sekcji Podstawy ścieżki Verilog w Coddy. Lekcja 30 z 90.

Moduł jest podstawowym elementem składowym w Verilogu. Każdy projekt składa się z modułów, które łączą się ze sobą, tworząc większe systemy.

Moduł to komponent sprzętowy z:

Nazwą
Wejściami (sygnałami wejściowymi)
Wyjściami (sygnałami wyjściowymi)
Logiką wewnętrzną (tym, co robi moduł)

Pomyśl o module jak o układzie z pinami i wewnętrznymi obwodami.

Podstawowa struktura modułu

Każdy moduł ma następującą strukturę:

module module_name (
  input  signals,
  output signals
);
  
  // Deklaracje wewnętrzne (przewody, rejestry itp.)
  // Logika (instrukcje assign, bloki always itp.)
  
endmodule

Części modułu

Część	Cel
Słowo kluczowe `module`	Rozpoczyna definicję modułu
`module_name`	Nazwa modułu
`( )`	Lista portów wejściowych i wyjściowych
`input` / `output`	Deklaruje kierunek portu
Treść modułu	Logika wewnętrzna i połączenia
`endmodule`	Kończy definicję modułu

Przykład prostego modułu

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Ten moduł:

Nazywa się and_gate
Ma dwa wejścia (a, b)
Ma jedno wyjście (c)
Zawiera jedną instrukcję assign definiującą logikę

Zasady struktury modułu

Jeden moduł na plik to powszechna praktyka
Nazwa modułu powinna opisywać jego funkcję
Porty są wymienione w nawiasach po nazwie

Wejścia zawsze są typu input (nie można ich zapisywać wewnątrz)
Wyjścia są typu output (mogą być typu reg lub wire)
endmodule musi zamykać moduł

Wyzwanie

Uzupełnij brakujące elementy, aby dokończyć ten moduł.

Co należy zrobić:

Dodaj nazwę modułu my_and
Dodaj input dla x
Dodaj input dla y
Dodaj output dla z
Dodaj logikę wewnętrzną, używając assign

Spróbuj swoich sił

module ______ (   // Dodaj nazwę modułu
  input x,       // Dodaj wejście
  input y,       // Dodaj wejście
  output z       // Dodaj wejście
);
  // Dodaj tutaj instrukcję assign (z = x & y)
  
endmodule