Blok initial

Część sekcji Podstawy ścieżki Verilog w Coddy. Lekcja 47 z 90.

Verilog ma dwa bloki proceduralne: initial (uruchamia się raz) i always (uruchamia się ciągle). Teraz omówmy blok initial.

Czym jest blok Initial?

Blok initial uruchamia się tylko raz na początku symulacji (w czasie 0). Gdy zakończy działanie, nie uruchamia się ponownie.

Służy głównie w testbenchach do:

Ustawiania wartości początkowych
Generowania sygnałów testowych
Wyświetlania komunikatów
Uruchamiania symulacji

Składnia

initial begin
  // Instrukcje wykonują się raz, po kolei
end

Podstawowy przykład

initial begin
  $display("Simulation started");
  $display("This runs once");
  $finish;
end

Wynik:

Simulation started
This runs once

Używanie bloku initial do sygnałów testowych

initial begin
  a = 0;
  #10 a = 1;
  #10 a = 0;
  #10 $finish;
end

Zmienia wartość a w chwilach: 0, 10 i 20.

Początkowo vs zawsze

	`initial`	`always`
Uruchamia się	Raz	Ciągle (bez końca)
Zastosowanie	Ławy testowe, inicjalizacja	Sprzęt (przerzutniki, liczniki)
Czy można syntezować?	Nie (tylko symulacja)	Tak (z listą czułości)

Ważne uwagi

Bloki initial nie podlegają syntezie. Nie można przekształcić ich w sprzęt
Używaj initial tylko w testbenchach
Jeśli testbench zawiera zegar działający bez końca (np. always #5 clk = ~clk;), symulacja trwa w nieskończoność, chyba że wywołasz $finish; gdy występuje tylko blok initial, symulator zatrzymuje się sam, gdy nie pozostają żadne zdarzenia, ale dodanie $finish nadal jest dobrą praktyką

Wyzwanie

Dodaj brakujący blok initial, który ustawia a na 0, a następnie po 10 jednostkach czasu ustawia a na 1.

Co należy zrobić:

Dodaj initial begin i end
Ustaw a = 0
Odczekaj #10
Ustaw a = 1
Dodaj $finish, aby zakończyć symulację

Spróbuj swoich sił

module test;
  reg a;
  
  // TODO: Dodaj tutaj blok initial
  // Ustaw a = 0
  // Poczekaj #10
  // Ustaw a = 1
  // Dodaj $finish;, aby zakończyć symulację
  
endmodule