Pisanie testbencha

Część sekcji Podstawy ścieżki Verilog w Coddy. Lekcja 45 z 90.

Wyzwanie

Teraz musimy sprawdzić, czy półsumator działa poprawnie. Dodaj kod testowy wewnątrz bloku initial.

Ważne: Przed dodaniem testu musisz zmienić porty modułu, aby test działał poprawnie.

Co należy zrobić:

Krok 1: Zmień deklaracje portów

Zmień input a, b na reg a, b (użyj średnika)
Zmień output sum, carry na wire sum, carry (użyj średnika)
Usuń porty modułu całkowicie (moduł nie powinien mieć ( ))

Krok 2: Dodaj kod testowy

Dodaj blok initial begin
Wewnątrz bloku dodaj:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Dodaj $finish;, aby zakończyć test
Dodaj end, aby zamknąć blok initial

Spróbuj swoich sił

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Wszystkie lekcje w sekcji Podstawy

1Wprowadzenie

Czym jest Verilog Sprzęt a oprogramowanie Twój pierwszy moduł Komentarze Poziomy abstrakcji projektu

4Operatory, część 1

Operatory arytmetyczne Operator modulo Operatory porównania Powtórka — prosta matematyka Operatory bitowe

7Przypisania i bramki

Przypisanie ciągłe Przypisanie z operatorami Wbudowane prymitywy bramek Bramki AND, OR i NOT Bramki XOR i XNOR Podsumowanie — układ z bramek logicznych

10Podejmowanie decyzji

Instrukcja if If-else Powtórka – prosty komparator Instrukcja case CaseX i CaseZ Powtórka – projektowanie ALU

13Odmierzanie czasu i opóźnienia

Czym są opóźnienia Opóźnienia bramek Opóźnienia przypisań Dyrektywa timescale Generowanie zegara Podsumowanie — kontrola czasu

16Wyzwania końcowe

4-bitowy licznik Projektowanie dekodera Rejestr przesuwny

Poćwicz samodzielnie: Kompilator Verilog online