Typ Reg

Część sekcji Podstawy ścieżki Verilog w Coddy. Lekcja 7 z 90.

Reg to drugi główny typ danych w Verilog. W przeciwieństwie do wire, reg przechowuje wartość. To zmienna, która zachowuje swoją wartość, dopóki coś jej nie zmieni.

reg może przechowywać wartości
reg jest używane w blokach always
reg NIE oznacza „rejestru” w sprzęcie. Oznacza po prostu „przechowywanie”

Deklarowanie rejestru

reg x;           // Jednobitowy reg
reg y, z;        // Kilka zmiennych typu reg w jednej linii

Jak działa reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x przyjmuje wartość 0
    $display("x = %d", x);  // Wyświetla: x = 0
    
    x = 1;           // x przyjmuje wartość 1
    $display("x = %d", x);  // Wyświetla: x = 1
  end
endmodule

Wyzwanie

Co zrobić:

Dodaj rejestr o nazwie count

Spróbuj swoich sił

module counter(
  input clk,
  input reset,
  output out   // domyślnie wire (usuń reg)
);
  
  // Zadeklaruj tutaj reg count

  
endmodule

Sprawdź się

Ta lekcja zawiera krótki quiz. Zacznij lekcję, żeby na niego odpowiedzieć i śledzić swoje postępy.

Wszystkie lekcje w sekcji Podstawy

1Wprowadzenie

Czym jest Verilog Sprzęt a oprogramowanie Twój pierwszy moduł Komentarze Poziomy abstrakcji projektu

4Operatory, część 1

Operatory arytmetyczne Operator modulo Operatory porównania Powtórka — prosta matematyka Operatory bitowe

7Przypisania i bramki

Przypisanie ciągłe Przypisanie z operatorami Wbudowane prymitywy bramek Bramki AND, OR i NOT Bramki XOR i XNOR Podsumowanie — układ z bramek logicznych

10Podejmowanie decyzji

Instrukcja if If-else Powtórka – prosty komparator Instrukcja case CaseX i CaseZ Powtórka – projektowanie ALU

13Odmierzanie czasu i opóźnienia

Czym są opóźnienia Opóźnienia bramek Opóźnienia przypisań Dyrektywa timescale Generowanie zegara Podsumowanie — kontrola czasu

16Wyzwania końcowe

4-bitowy licznik Projektowanie dekodera Rejestr przesuwny

Poćwicz samodzielnie: Kompilator Verilog online