Podsumowanie — układ z bramek logicznych
Część sekcji Podstawy ścieżki Verilog w Coddy. Lekcja 42 z 90.
Wyzwanie
To wyzwanie łączy wszystko, czego nauczysz się w tym rozdziale o prymitywach bramek. Zbudujesz układ wykorzystujący wiele bramek.
Co zrobić:
Zbuduj układ z:
- Wejściami:
a,b,c - Wyjściami:
out1,out2,out3
Logika:
out1=a AND bout2=b OR cout3=a XOR c
Użyj prymitywów bramek (and, or, xor), aby utworzyć te wyjścia.
Spróbuj swoich sił
module logic_circuit (
input a,
input b,
input c,
output out1,
output out2,
output out3
);
// TODO: Dodaj bramkę AND dla out1 (a & b)
// TODO: Dodaj bramkę OR dla out2 (b | c)
// TODO: Dodaj bramkę XOR dla out3 (a ^ c)
endmoduleWszystkie lekcje w sekcji Podstawy
1Wprowadzenie
Czym jest VerilogSprzęt a oprogramowanieTwój pierwszy modułKomentarzePoziomy abstrakcji projektu4Operatory, część 1
Operatory arytmetyczneOperator moduloOperatory porównaniaPowtórka — prosta matematykaOperatory bitowe7Przypisania i bramki
Przypisanie ciągłePrzypisanie z operatoramiWbudowane prymitywy bramekBramki AND, OR i NOTBramki XOR i XNORPodsumowanie — układ z bramek logicznych10Podejmowanie decyzji
Instrukcja ifIf-elsePowtórka – prosty komparatorInstrukcja caseCaseX i CaseZPowtórka – projektowanie ALU13Odmierzanie czasu i opóźnienia
Czym są opóźnieniaOpóźnienia bramekOpóźnienia przypisańDyrektywa timescaleGenerowanie zegaraPodsumowanie — kontrola czasu2Typy danych
Typ WireTyp RegLiczby całkowite i rzeczywisteWektoryTabliceParametryPowtórka — deklarowanie sygnałów5Operatory — część 2
Operatory logiczneOperatory redukcjiOperatory przesunięciaOperator konkatenacjiOperator warunkowyPowtórzenie — wyzwanie z operatorami11Pętle
Pętla forPętla whilePętla repeatPętla nieskończonaInstrukcja wyłączaniaPowtórka — wzorce pętli3System liczbowy
Reprezentacja binarnaLiczby o określonej szerokościLiczby o nieokreślonej szerokościLiczby ujemneWartości specjalne X i ZPodsumowanie — formaty liczb6Moduły
Struktura modułuPorty wejściowe i wyjściowePorty dwukierunkoweInstancjonowanie modułuMapowanie portów według nazwMapowanie portów według kolejnościPodsumowanie — zbuduj moduł9Bloki proceduralne
Blok alwaysBlok initialLista czułościPrzypisanie blokującePrzypisanie nieblokującePodsumowanie — always a initial12Projekt multipleksera
Projekt multipleksera 2 do 1Projekt multipleksera 4 do 1
Użycie instrukcji case15Sterownik sygnalizacji świetlnej
Definiowanie stanówLogika maszyny stanówUstalanie czasu przejśćPisanie testbenchaWeryfikacja wyjściaPoćwicz samodzielnie: Kompilator Verilog online