Herausforderung – Paritäts-Pipeline

Teil des Abschnitts RTL-Design und Verifikation der Verilog-Journey von Coddy. Lektion 36 von 38.

Aufgabe

Mittel

Erstelle eine zweistufige Paritätspipeline. Erfasse zuerst die Byte-Daten und in_valid. An der folgenden nicht zurückgesetzten Taktflanke ist die Ausgabeparität das Reduktions-XOR des zuvor erfassten Bytes, wenn dessen vorheriger Valid-Wert high ist, andernfalls null. out_valid ist dieser verzögerte Valid-Wert. Das synchrone rst löscht beide Stufen und die Ausgaben. Ausgabespalten: parity, out_valid. Alle Steuerwerte und Daten sind vor jeder steigenden Taktflanke stabil; die Ergebnisse werden danach beobachtet.

Vervollständige design.v und bewahre die Modulnamen und Ports. Das gesperrte testbench.v liefert Eingangsänderungen und gibt die Ausgaben aus, nachdem sie sich stabilisiert haben. Es wählt ein Szenario mithilfe eines Simulatorarguments wie +CASE=1; eine Standardeingabe ist nicht erforderlich. Füge dem Design keine Ausgaben, Verzögerungen oder Simulationsbeendigung hinzu. Die erwartete Ausgabe besteht aus einer Zeile dezimaler Werte pro Beobachtung, durch ein Leerzeichen getrennt und mit einem Zeilenumbruch abgeschlossen.

Probier es selbst

module dut (input clk, input rst, input in_valid, input [7:0] data, output reg parity, output reg out_valid);
    // Ersetzen Sie diesen Platzhalter durch Ihr Design.
    initial parity = 0;
    initial out_valid = 0;
endmodule