Rückblick – vorzeichenbehaftete Differenz

Teil des Abschnitts RTL-Design und Verifikation der Verilog-Journey von Coddy. Lektion 10 von 38.

Aufgabe

Mittel

Berechne signed 8-Bit-a minus b mit Sättigung auf -128 bis 127. Gib das gesättigte y und clipped=1 zurück, wenn die exakte Differenz außerhalb dieses Bereichs liegt. Ausgabespalten: y, clipped. Alle Stimuluswerte sind bekannte Binärwerte.

Vervollständige design.v und behalte die Modulnamen und Ports bei. Die gesperrte Datei testbench.v liefert Eingangsänderungen und gibt die Ausgaben aus, nachdem sie sich stabilisiert haben. Sie wählt ein Szenario mithilfe eines Simulatorarguments wie +CASE=1; eine Standardeingabe ist nicht erforderlich. Füge dem Design keine Ausgaben, Verzögerungen oder Simulationsbeendigung hinzu. Die erwartete Ausgabe besteht aus einer Zeile dezimaler Werte pro Beobachtung, durch jeweils ein Leerzeichen getrennt und mit einem Zeilenumbruch abgeschlossen.

Probier es selbst

module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
    // Ersetzen Sie diesen Platzhalter durch Ihr Design.
    initial y = 0;
    initial clipped = 0;
endmodule