NeuJourney
Verilog lernen
Ein kostenloser, interaktiver Online-Verilog-Kurs. Du schreibst in jeder Lektion Verilog - Module und Ports, Wires und Register, Gatter-Primitive, Always-Blöcke, FSMs und die Testbench-Patterns, die Digitaldesigner tatsächlich nutzen - mit KI-Hinweisen, wenn deine Simulationsausgabe nicht zu deinen Erwartungen passt, und einem kostenlosen Zertifikat zum Abschluss.
2,500+ codders eingeschrieben
- Anfängerfreundlich
KI-gestützte Coding-Hilfe
Praktische, interaktive Lektionen
Audio-Erzählung in jeder Lektion
Quizfragen zum Wissenstest
Kostenloses Abschlusszertifikat
Lehrplan
Abschnitt 1
Grundlagen
Abschnitt startenStartenAusklappenEinklappenSchaffen Sie ein solides Fundament im Digitaldesign mit grundlegenden Verilog-KenntnissenEinführung
5 Lektionen433- 01Was ist VerilogAufgabe
- 02Hardware vs. SoftwareQuiz
- 03Abstraktionsebenen im DesignAufgabeQuiz
- 04Dein erstes ModulAufgabeQuiz
- 05KommentareAufgabeQuiz
Datentypen
7 Lektionen753- 01Wire-TypAufgabeQuiz
- 02Reg-TypAufgabeQuiz
- 03Integer und RealAufgabeQuiz
- 04VektorenAufgabeQuiz
- 05ArraysAufgabeQuiz
- 06ParameterAufgabeQuiz
- 07Rückblick – Signale deklarierenAufgabe
Zahlensystem
6 Lektionen646- 01Binäre DarstellungAufgabeQuiz
- 02Zahlen mit GrößenangabeAufgabeQuiz
- 03Zahlen ohne GrößenangabeAufgabeQuiz
- 04Negative ZahlenAufgabeQuiz
- 05Spezialwerte X und ZAufgabeQuiz
- 06Zusammenfassung – ZahlenformateAufgabe
Operatoren Teil 1
5 Lektionen535- 01Arithmetische OperatorenAufgabeQuiz
- 02Modulo-OperatorAufgabeQuiz
- 03VergleichsoperatorenAufgabeQuiz
- 04Wiederholung – Einfache MathematikAufgabe
- 05Bitweise OperatorenAufgabeQuiz
Operatoren Teil 2
6 Lektionen647- 01Logische OperatorenAufgabeQuiz
- 02ReduktionsoperatorenAufgabeQuiz
- 03Shift-OperatorenAufgabeQuiz
- 04VerkettungsoperatorAufgabeQuiz
- 05Bedingter OperatorAufgabeQuiz
- 06Zusammenfassung – Operator-ChallengeAufgabe
Module
7 Lektionen755- 01ModulstrukturAufgabeQuiz
- 02Eingangs- und Ausgangs-PortsAufgabeQuiz
- 03Inout-PortsAufgabeQuiz
- 04Modul-InstanziierungAufgabeQuiz
- 05Port-Mapping nach NameAufgabeQuiz
- 06Port-Mapping nach ReihenfolgeAufgabeQuiz
- 07Zusammenfassung – Ein Modul erstellenAufgabe
Zuweisung und Gatter
6 Lektionen648- 01Kontinuierliche ZuweisungAufgabeQuiz
- 02Zuweisung mit OperatorenAufgabeQuiz
- 03Integrierte Gatter-PrimitiveAufgabeQuiz
- 04AND OR NOT GatterAufgabeQuiz
- 05XOR XNOR GatterAufgabeQuiz
- 06Zusammenfassung - LogikgatterschaltungAufgabe
Halbaddierer-Projekt
Projekt3 Lektionen1- 01Das Modul schreibenAufgabe
- 02Die Logik entwerfenProjekt
- 03Die Testbench schreibenProjekt
Prozedurale Blöcke
6 Lektionen646- 01Always-BlockAufgabeQuiz
- 02Initial-BlockAufgabeQuiz
- 03SensitivitätslisteAufgabeQuiz
- 04Blockierende ZuweisungAufgabeQuiz
- 05Nicht-blockierende ZuweisungAufgabeQuiz
- 06Zusammenfassung – Always vs. InitialAufgabe
Entscheidungsfindung
6 Lektionen635- 01If-AnweisungAufgabeQuiz
- 02If - ElseAufgabeQuiz
- 03Wiederholung - Einfacher KomparatorAufgabe
- 04Case-AnweisungAufgabeQuiz
- 05Casex und CasezAufgabeQuiz
- 06Wiederholung - ALU-DesignAufgabe
Schleifen
6 Lektionen646- 01For-SchleifeAufgabeQuiz
- 02While-SchleifeAufgabeQuiz
- 03Repeat-SchleifeAufgabeQuiz
- 04EndlosschleifeAufgabeQuiz
- 05Disable-AnweisungAufgabeQuiz
- 06Rückblick – SchleifenmusterAufgabe
Multiplexer-Projekt
Projekt3 Lektionen1- 012-zu-1-Mux-DesignAufgabe
- 024-zu-1-Mux-DesignProjekt
- 03Verwendung des Case-StatementsProjekt
Timing und Verzögerungen
6 Lektionen645- 01Was sind VerzögerungenAufgabeQuiz
- 02Gatter-VerzögerungenAufgabeQuiz
- 03ZuweisungsverzögerungenAufgabeQuiz
- 04Timescale-DirektiveAufgabeQuiz
- 05TakterzeugungAufgabeQuiz
- 06Zusammenfassung – Timing-SteuerungAufgabe
Testbench-Grundlagen
6 Lektionen645- 01Was ist eine TestbenchAufgabeQuiz
- 02Erstellen von StimuliAufgabeQuiz
- 03Display und MonitorAufgabeQuiz
- 04Dumpfile und DumpvarsAufgabeQuiz
- 05System-Tasks verwendenAufgabeQuiz
- 06Zusammenfassung – Vollständige TestbenchAufgabe
Ampelsteuerung
Projekt5 Lektionen1- 01Zustände definierenAufgabe
- 02Zustandsautomaten-LogikProjekt
- 03Timing der ÜbergängeProjekt
- 04Schreiben der TestbenchProjekt
- 05Verifizieren des OutputsProjekt
Finale Herausforderungen
3 Lektionen3- 014-Bit-ZählerAufgabe
- 02Decoder-DesignAufgabe
- 03SchieberegisterAufgabe
UART
Projekt4 Lektionen1- 01Bit-ZählerAufgabe
- 02ZustandsautomatProjekt
- 03Transmitter-DesignProjekt
- 04TestbenchProjekt
Warum Verilog mit Coddy lernen
- Schreibe und simuliere echtes Verilog in deinem Browser. Kein Icarus-, Vivado- oder ModelSim-Setup - jede Lektion kompiliert dein Verilog-Modul, führt die Testbench serverseitig aus und zeigt die Simulationsausgabe sowie etwaige Compile-Fehler sofort an.
- Verilog so, wie Digitaldesigner es wirklich verwenden: Module und Ports, Wires vs. Register, Gatter-Primitive (AND/OR/NOT/XOR), blocking vs. non-blocking Zuweisungen, kombinatorische und sequenzielle Always-Blöcke, Parameter, endliche Automaten und Testbenches mit
$display,$monitorund$dumpvars. Die Grundlagen der Hardwarebeschreibungssprache, die du brauchst, bevor du ein FPGA überhaupt anfasst. - KI-Hinweise begleiten dich durch die Stellen in Verilog, an denen alle stolpern: blocking vs. non-blocking innerhalb von Always-Blöcken, wann man
wireoderregbenutzt, dimensionierte vs. nicht dimensionierte Zahlen, und die Bedeutung der Wertexundz- damit du von der ersten Lektion an das richtige Hardware-Modell (kein Software-Modell) im Kopf aufbaust. - Baue echte Hardware-Projekte, nicht nur Übungen: einen Halbaddierer, einen 2-zu-1- und 4-zu-1-Multiplexer, eine Ampelsteuerung als FSM und einen UART-Sender. Jedes Projekt kommt mit eigener Testbench, damit du dein Design Ende-zu-Ende simuliert siehst.
Häufige Fragen zum Verilog-Lernen
Wofür wird Verilog verwendet?
Verilog ist eine Hardwarebeschreibungssprache (HDL), die zum Entwurf und zur Simulation digitaler Schaltungen verwendet wird - FPGAs, ASICs und die Chips in fast jedem modernen Gerät. Ingenieure beschreiben das Hardwareverhalten in Verilog, simulieren es zur Verifikation und synthetisieren es dann zu echten Gattern und Flip-Flops. Es ist die Standardsprache bei Firmen wie Intel, AMD, NVIDIA, Apple, Qualcomm und in den meisten FPGA-Häusern.
Ist Verilog schwer zu lernen?
Verilog sieht stark nach C aus, aber das mentale Modell ist völlig anders - du beschreibst Hardware, die parallel läuft, keine Software, die Zeile für Zeile abgearbeitet wird. Die Syntax ist leicht; schwierig ist, in Wires, Registern und Taktflanken zu denken statt in Variablen und Funktionsaufrufen. Der Kurs führt das Hardwaredenken schrittweise ein - von einfacher Kombinatorik über getaktete Always-Blöcke bis zu endlichen Automaten und vollständigen Testbenches.
Verilog oder VHDL - was sollte ich lernen?
Beide sind etablierte HDLs und erfüllen denselben Zweck. Verilog (und sein Nachfolger SystemVerilog) dominiert in der US-Halbleiterindustrie, bei großen Chipherstellern und in den meisten modernen Verifikations-Flows. VHDL ist in der europäischen Industrie, Luft- und Raumfahrt und im Verteidigungssektor verbreiteter. Ohne konkreten Arbeitgeber im Kopf ist Verilog die sicherere erste HDL - näher an C in der Syntax und mit einem größeren Ökosystem freier Tools und Open-Source-Designs.
Muss ich Verilog für FPGA-Arbeit können?
Ja - Verilog (oder VHDL, oder zunehmend SystemVerilog) ist, wie du beschreibst, was ein FPGA tatsächlich tut. Hersteller-Tools wie Vivado, Quartus und Lattice Radiant nehmen Verilog/SystemVerilog als Eingabe. Es gibt visuelle Tools und High-Level Synthesis (HLS), aber alles über ein Spielzeugprojekt auf einem FPGA hinaus wird am Ende in Verilog geschrieben oder gelesen.
Wie lange dauert es, Verilog zu lernen?
Verilog-Grundlagen -Module, Ports, Wires, Register, Operatoren, einfache Always-Blöcke- brauchen zwei bis drei Wochen täglicher Übung. Sich mit endlichen Automaten, Testbenches und den Projekten dieses Kurses (Halbaddierer, Multiplexer, Ampel-FSM, UART) wohlzufühlen, dauert meist ein bis zwei weitere Monate. Der nächste Schritt - deine Designs auf einem echten FPGA-Board laufen zu lassen - ist eine eigene Lernkurve zusätzlich zur Sprache.
Kann ich Verilog online kostenlos lernen?
Ja. Der interaktive Verilog-Kurs ist kostenlos - vollständige Lektionen, Code-Übungen, simulierte Testbenches und ein Zertifikat. Verilog wird serverseitig kompiliert und simuliert, du musst also weder Icarus Verilog noch Vivado noch eine FPGA-Toolchain lokal installieren, um echtes HDL zu schreiben.
