Rückblick – Ereigniszähler

Teil des Abschnitts RTL-Design und Verifikation der Verilog-Journey von Coddy. Lektion 20 von 38.

Aufgabe

Mittel

Zähle die abgetasteten steigenden Flanken von synchronem sig in einem 4-Bit-Zähler. Sättige bei 15. Synchrones rst löscht den Zähler und den vorherigen Pegel. Ein hohes sig unmittelbar nach dem Zurücksetzen wird als steigendes Ereignis gezählt. Ausgabespalten: count. Alle Steuer- und Datenwerte sind vor jeder steigenden Taktflanke stabil; die Ergebnisse werden danach beobachtet.

Vervollständige design.v und bewahre dessen Modulnamen und Ports. Der gesperrte testbench.v liefert Eingangsänderungen und gibt die Ausgaben aus, nachdem sie sich stabilisiert haben. Er wählt ein Szenario mithilfe eines Simulatorarguments wie +CASE=1 aus; eine Standardeingabe ist nicht erforderlich. Füge dem Design keine Ausgaben, Verzögerungen oder Simulationsbeendigung hinzu. Die erwartete Ausgabe besteht aus einer Zeile dezimaler Werte pro Beobachtung, durch ein Leerzeichen getrennt und mit einem Zeilenumbruch abgeschlossen.

Probier es selbst

module dut (input clk, input rst, input sig, output reg [3:0] count);
    // Ersetze diesen Platzhalter durch dein Design.
    initial count = 0;
endmodule