Registrierte Leseports

Teil des Abschnitts RTL-Design und Verifikation der Verilog-Journey von Coddy. Lektion 23 von 38.

Ein registrierter Lesezugriff erfasst an einer Taktflanke Speicherdaten und hält diesen Wert anschließend fest. Eine Lese-Freigabe kann in deaktivierten Zyklen den vorherigen Ausgangswert beibehalten. Das Zurücksetzen des Leseregisters erfordert nicht, jedes Speicherwort zu löschen. Bei nicht blockierenden Lese- und Schreibzuweisungen sieht der Leseausdruck das Wort vor der Taktflanke.

Relevanter Ausschnitt; umgebende Deklarationen und Verbindungen werden in der Aufgabe bereitgestellt.

always @(posedge clk) begin
    if(we) mem[waddr] <= data;
    if(rst) q <= 0;
    else if(re) q <= mem[raddr];
end

Das Ausgaberegister wird nur bei der angegebenen Flanke und im aktivierten Pfad aktualisiert.

Latenz beim Lesen des Dokuments, Verhalten bei deaktiviertem Lesen und welcher Zustands-Reset tatsächlich löscht.

Aufgabe

Mittel

Implementiere einen 8-Bit-Speicher mit vier Wörtern, synchronem Schreiben und registriertem Lesen von q. we schreibt an steigenden Flanken. rst löscht synchron nur q; andernfalls lädt re q aus dem vor der Flanke vorhandenen mem[raddr]; bei re=0 behält q seinen Wert. Der Speicher wird nicht zurückgesetzt, und Schreibvorgänge sind unabhängig von rst. Wenn sich Lesen und Schreiben an einer Flanke dieselbe Adresse teilen, erhält q das alte Wort. Die Tests initialisieren Wörter vor aktivierten Lesevorgängen. Ausgabespalten: q. Alle Steuer- und Datensignale sind vor jeder steigenden Taktflanke stabil; die Ergebnisse werden danach beobachtet.

Vervollständige design.v und bewahre seine Modulnamen und Ports. Die gesperrte Datei testbench.v liefert Eingangsänderungen und gibt die Ausgaben aus, nachdem sie sich stabilisiert haben. Sie wählt ein Szenario mithilfe eines Simulatorarguments wie +CASE=1 aus; eine Standardeingabe ist nicht erforderlich. Füge dem Design keine Ausgaben, Verzögerungen oder Simulationsbeendigungen hinzu. Die erwartete Ausgabe besteht aus einer Zeile dezimaler Werte pro Beobachtung, durch ein Leerzeichen getrennt und mit einem Zeilenumbruch abgeschlossen.

Probier es selbst

module dut (input clk, input rst, input we, input re, input [1:0] waddr, input [1:0] raddr, input [7:0] data, output reg [7:0] q);
    // Ersetze diesen Platzhalter durch dein Design.
    initial q = 0;
endmodule