Rückblick – Bank mit zwei Leseports

Teil des Abschnitts RTL-Design und Verifikation der Verilog-Journey von Coddy. Lektion 25 von 38.

Aufgabe

Mittel

Implementiere vier 8-Bit-Wörter mit einem getakteten Schreibvorgang und zwei registrierten Leseausgängen für alte Daten, qa und qb. we schreibt an waddr. Das synchrone rst löscht nur qa und qb. Andernfalls aktiviert re beide Lesevorgänge von raddr_a und raddr_b; deaktivierte Lesevorgänge behalten ihren Wert. Schreibvorgänge an derselben Taktflanke ändern die von diesen Lesevorgängen erfassten alten Werte nicht. Die Tests initialisieren die Wörter vor dem Lesen. Ausgabespalten: qa, qb. Alle Steuer- und Datensignale sind vor jeder steigenden Taktflanke stabil; die Ergebnisse werden danach beobachtet.

Vervollständige design.v und bewahre die Modulnamen und Ports. Das gesperrte testbench.v liefert Eingangsänderungen und gibt die Ausgänge aus, nachdem sie sich stabilisiert haben. Es wählt ein Szenario mithilfe eines Simulatorarguments wie +CASE=1 aus; eine Standardeingabe ist nicht erforderlich. Füge dem Design keine Ausgaben, Verzögerungen oder Simulationsbeendigung hinzu. Die erwartete Ausgabe besteht aus einer Zeile dezimaler Werte pro Beobachtung, durch ein Leerzeichen getrennt und mit einem Zeilenumbruch abgeschlossen.

Probier es selbst

module dut (input clk, input rst, input we, input re, input [1:0] waddr, input [1:0] raddr_a, input [1:0] raddr_b, input [7:0] data, output reg [7:0] qa, output reg [7:0] qb);
    // Ersetzen Sie diesen Platzhalter durch Ihr Design.
    initial qa = 0;
    initial qb = 0;
endmodule