Vorzeichenbehaftete Vergleiche

Teil des Abschnitts RTL-Design und Verifikation der Verilog-Journey von Coddy. Lektion 7 von 38.

Dasselbe Bitmuster kann unterschiedliche signed- und vorzeichenlose Zahlen darstellen. Deklariere beide Operanden als signed, wenn du Zweierkomplementwerte vergleichst. Das Mischen von signed- und vorzeichenlosen Operanden kann die Interpretation des Vergleichs ändern. Konkatenationen sind vorzeichenlose Ausdrücke, selbst wenn sie signed-Signale enthalten.

Relevanter Auszug; die umgebenden Deklarationen und Verbindungen werden in der Aufgabe bereitgestellt.

wire signed [7:0] a,b;
assign less = a < b;

Die signed-Deklarationen sorgen dafür, dass negative Werte unter nichtnegativen Werten verglichen werden.

Halte Vergleichsoperanden konsequent signed und erweitere signed-Werte mit ihrem Vorzeichenbit.

Aufgabe

Mittel

Vergleiche signed 8-Bit-a und b. Gib less aus, wenn a kleiner als b ist, und equal, wenn sie gleich sind. Beide Eingaben sind vorzeichenbehaftete signed-Werte im Zweierkomplement. Ausgabespalten: less, equal. Alle Stimuluswerte sind bekannte Binärwerte.

Vervollständige design.v und bewahre die Modulnamen und Ports. Das gesperrte testbench.v liefert Eingabeänderungen und gibt die Ausgaben aus, nachdem sie sich stabilisiert haben. Es wählt ein Szenario mithilfe eines Simulatorarguments wie +CASE=1 aus; eine Standardeingabe ist nicht erforderlich. Füge dem Design keine Ausgaben, Verzögerungen oder Simulationsbeendigung hinzu. Die erwartete Ausgabe besteht aus einer Zeile dezimaler Werte pro Beobachtung, getrennt durch ein Leerzeichen und mit einem abschließenden Zeilenumbruch.

Probier es selbst

module dut (input signed [7:0] a, input signed [7:0] b, output less, output equal);
    // Ersetzen Sie diesen Platzhalter durch Ihr Design.
    assign less = 0;
    assign equal = 0;
endmodule