Pencacah 4 Bit

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 84 dari 90.

Tantangan

Buat counter 4-bit yang menghitung dari 0 sampai 15, lalu kembali ke 0.

Antarmuka Module

Port	Arah	Lebar	Deskripsi
`clk`	input	1 bit	Sinyal clock
`reset`	input	1 bit	Reset counter ke 0
`count`	output	4 bit	Nilai counter saat ini

Tabel Kebenaran

Siklus Clock	count
Setelah reset	0
1	1
2	2
...	...
15	15
16	0 (kembali ke awal)

Tugasmu adalah melengkapi module di bawah ini.

Yang harus dilakukan:

Saat reset aktif, atur count ke 0
Pada setiap tepi naik clock, tambahkan 1 ke count
Saat count mencapai 15, penambahan berikutnya harus membuat nilainya kembali ke 0

Coba sendiri

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Tambahkan blok always dengan posedge clk dan posedge reset
  // Saat reset: count <= 0
  // Jika tidak: count <= count + 1

endmodule

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 BitDesain Dekoder Register Geser

Latihan sendiri: Compiler Verilog online