Menu

Merancang Logika

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 44 dari 90.

Tantangan

Merancang logika berarti mencari tahu persamaan yang diperlukan rangkaian berdasarkan tabel kebenaran.

Tabel kebenaran:

a	b	sum	carry
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Langkah 2: Temukan pola untuk sum

sum = 1 ketika a=0,b=1 atau a=1,b=0
sum = 1 ketika a dan b berbeda
Berbeda = XOR → sum = a ^ b

Langkah 3: Temukan pola untuk carry

carry = 1 hanya ketika a=1 dan b=1
Keduanya = AND → carry = a & b

Langkah 4: Tulis persamaan

sum = a ^ b

carry = a & b

Yang perlu kamu lakukan:

Tugasmu adalah menambahkan persamaan logika yang belum ada di dalam module.

1. Tambahkan pernyataan assign untuk sum (a XOR b)
2. Tambahkan pernyataan assign untuk carry (a AND b)

Coba sendiri

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);

endmodule

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 Bit Desain Dekoder Register Geser

2Tipe Data

Tipe wire Tipe reg Integer dan Real Vektor array Parameter Rangkuman: Deklarasikan Sinyal

5Operator Bagian 2

Operator Logika Operator Reduksi Operator Geser Operator Penggabungan Operator Kondisional Rangkuman, Tantangan Operator

8Proyek Half Adder

Menulis ModulMerancang Logika Pelajaran proyek

Pelajaran proyek

Menulis Testbench

Pelajaran proyek

11Perulangan

For loop While loop Repeat loop Forever loop Nonaktifkan pernyataan Ringkasan: Pola loop

14Dasar-Dasar Testbench

Apa Itu Testbench Membuat Stimulus Display dan Monitor Dumpfile dan Dumpvars Menggunakan System Tasks Rekap: Testbench Lengkap

17UART

Penghitung bit Mesin keadaan

Pelajaran proyek

Desain pemancar

Pelajaran proyek

Pelajaran proyek

Latihan sendiri: Compiler Verilog online