Struktur Modul

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 30 dari 90.

Module adalah blok penyusun dasar dalam Verilog. Setiap desain dibangun dari module yang saling terhubung untuk membentuk sistem yang lebih besar.

Module adalah komponen perangkat keras yang memiliki:

Nama
Input (sinyal yang masuk)
Output (sinyal yang keluar)
Logika internal (fungsi module tersebut)

Bayangkan module sebagai chip dengan pin dan sirkuit internal.

Struktur Dasar module

Setiap module mengikuti struktur ini:

module module_name (
  input  signals,
  output signals
);
  
  // Deklarasi internal (wire, reg, dan sebagainya)
  // Logika (pernyataan assign, blok always, dan sebagainya)
  
endmodule

Bagian-Bagian Module

Bagian	Tujuan
Kata kunci `module`	Memulai definisi module
`module_name`	Nama module
`( )`	Daftar port input dan output
`input` / `output`	Mendeklarasikan arah port
Badan module	Logika dan koneksi internal
`endmodule`	Mengakhiri definisi module

Contoh Module Sederhana

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Module ini:

Bernama and_gate
Memiliki dua input (a, b)
Memiliki satu output (c)
Berisi satu pernyataan assign yang mendefinisikan logikanya

Aturan Struktur Module

Satu module per file adalah praktik umum
Nama module sebaiknya menjelaskan fungsinya
Port dicantumkan di antara tanda kurung setelah nama

Input selalu berupa input (tidak dapat ditulis di dalam)
Output berupa output (bisa berupa reg atau wire)
endmodule harus menutup module

Tantangan

Lengkapi bagian yang hilang untuk menyelesaikan module ini.

Yang perlu dilakukan:

Tambahkan nama module my_and
Tambahkan input untuk x
Tambahkan input untuk y
Tambahkan output untuk z
Tambahkan logika internal menggunakan assign

Coba sendiri

module ______ (   // Tambahkan nama module
  input x,       // Tambahkan input
  input y,       // Tambahkan input
  output z       // Tambahkan output
);
  // Tambahkan pernyataan assign di sini (z = x & y)
  
endmodule