Ulasan: Rangkaian Gerbang Logika

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 42 dari 90.

Tantangan

Tantangan ini menggabungkan semua yang kamu pelajari di bab ini tentang primitif gerbang. Kamu akan membuat sirkuit menggunakan beberapa gerbang.

Yang harus dilakukan:

Buat sirkuit dengan:

Input: a, b, c
Output: out1, out2, out3

Logika:

out1 = a AND b
out2 = b OR c
out3 = a XOR c

Gunakan primitif gerbang (and, or, xor) untuk membuat output ini.

Coba sendiri

module logic_circuit (
  input a,
  input b,
  input c,
  output out1,
  output out2,
  output out3
);
  
  // TODO: Tambahkan gerbang AND untuk out1 (a & b)
  
  // TODO: Tambahkan gerbang OR untuk out2 (b | c)
  
  // TODO: Tambahkan gerbang XOR untuk out3 (a ^ c)

endmodule

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNORUlasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 Bit Desain Dekoder Register Geser

Latihan sendiri: Compiler Verilog online