Menggunakan Pernyataan case
Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 66 dari 90.
Tantangan
Buat multiplexer 4 ke 1 menggunakan pernyataan case, bukan if-else.
Tabel Kebenaran
| sel | out |
|---|---|
| 00 | out = in0 |
| 01 | out = in1 |
| 10 | out = in2 |
| 11 | out = in3 |
Yang harus dilakukan:
- Buat module bernama
mux4to1_case - Tambahkan input
in0,in1,in2,in3(masing-masing 1 bit) - Tambahkan input
sel(2 bit) - Tambahkan output
out(1 bit, tipereg) - Tambahkan blok
always @(*) - Di dalamnya, tambahkan pernyataan
case (sel) - Tambahkan kasus untuk
2'b00,2'b01,2'b10,2'b11 - Tambahkan kasus
default - Akhiri dengan
endcasedanendmodule
Coba sendiri
// TODO: Buat module bernama mux4to1_case
// TODO: Tambahkan input: in0, in1, in2, in3 (masing-masing 1 bit)
// TODO: Tambahkan input sel (2 bit)
// TODO: Tambahkan output out (tipe reg)
// TODO: Tambahkan blok always @(*)
// TODO: Tambahkan case (sel)
// TODO: Tambahkan case 2'b00: out = in0;
// TODO: Tambahkan case 2'b01: out = in1;
// TODO: Tambahkan case 2'b10: out = in2;
// TODO: Tambahkan case 2'b11: out = in3;
// TODO: Tambahkan default: out = in0;
// TODO: Tambahkan endcase
// TODO: Tambahkan endmoduleSemua pelajaran di Dasar-Dasar
1Pengantar
Apa Itu VerilogPerangkat Keras vs Perangkat LunakModul PertamamuKomentarTingkat Abstraksi Desain4Operator Bagian 1
Operator AritmetikaOperator ModuloOperator PerbandinganUlasan, Matematika SederhanaOperator Bitwise7Penugasan dan Gerbang
Penugasan KontinuPenugasan dengan OperatorPrimitif Gerbang BawaanGerbang AND, OR, NOTGerbang XOR, XNORUlasan: Rangkaian Gerbang Logika10Pengambilan Keputusan
Pernyataan IfIf - ElseRangkuman: Komparator SederhanaPernyataan CaseCasex dan CasezRangkuman: Desain ALU5Operator Bagian 2
Operator LogikaOperator ReduksiOperator GeserOperator PenggabunganOperator KondisionalRangkuman, Tantangan Operator3Sistem Bilangan
Representasi BinerBilangan BerukuranBilangan Tanpa UkuranBilangan NegatifNilai Khusus X dan ZRingkasan: Format Bilangan6Modul
Struktur ModulPort Input dan OutputPort InoutInstansiasi ModulPemetaan Port Berdasarkan NamaPemetaan Port Berdasarkan UrutanRangkuman: Bangun Modul9Blok Prosedural
Blok alwaysBlok initialDaftar SensitivitasPenugasan BlockingPenugasan Non-BlockingRangkuman: always vs initial15Pengendali Lampu Lalu Lintas
Menentukan StatusLogika Mesin Status
Mengatur Waktu TransisiMenulis TestbenchMemverifikasi OutputLatihan sendiri: Compiler Verilog online