Modul Pertamamu

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 3 dari 90.

module adalah blok penyusun dasar dalam Verilog. Setiap bagian kode Verilog berada di dalam module.

Bayangkan module sebagai komponen dengan:

Input (sinyal yang masuk)
Output (sinyal yang keluar)
Perilaku (apa yang dilakukannya)

Sintaks module

module module_name ( inputs, outputs );

  // Semua yang ada di sini

endmodule

Setiap module dimulai dengan module dan diakhiri dengan endmodule.

Input dan Output

module and_gate(
  input a,     // a masuk ke dalam module
  input b,     // b masuk ke dalam module
  output c     // c keluar dari module
);

  // Perilaku ditulis di sini

endmodule

input = sinyal masuk ke module
output = sinyal keluar dari module

Menambahkan Perilaku

Sekarang kita membuat module melakukan sesuatu:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c bernilai 1 hanya jika a AND b bernilai 1

endmodule

assign menghubungkan sisi kanan ke sisi kiri secara terus-menerus
& berarti AND dalam Verilog

Tantangan

Dalam tantangan ini, kamu perlu membuat module sederhana yang melakukan operasi OR.

Yang perlu dilakukan:

Nama module harus or_gate
Module harus memiliki input bernama x
Module harus memiliki input bernama y
Module harus memiliki output bernama z
Di dalam module, gunakan assign untuk membuat z sama dengan x OR y

Header module dan ketiga port-nya sudah ada di editor. Baris yang perlu kamu tambahkan adalah pernyataan assign di dalam module.

Catatan: Dalam Verilog, OR ditulis dengan simbol pipe |. Operasi ini menghasilkan 1 (true) jika setidaknya satu input bernilai 1 (true).

Coba sendiri

// Header module dan port-nya sudah ditulis untukmu
module or_gate(
  input x,
  input y,
  output z
);

  // Giliranmu: gunakan assign untuk mengatur z menjadi x OR y
  // Di Verilog, OR ditulis sebagai |

endmodule