Rangkuman: Kontrol Timing
Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 72 dari 90.
Tantangan
Tantangan ini menguji pemahamanmu tentang penundaan, penundaan gerbang, penundaan penugasan, timescale, dan pembuatan clock.
Yang harus dilakukan:
- Tambahkan direktif
timescaledengan1ns / 1ps - Buat clock yang beralih setiap 5 satuan waktu
- Tambahkan gerbang AND dengan penundaan gerbang 3 satuan waktu
- Gunakan penundaan penugasan untuk menetapkan
akebsetelah 2 satuan waktu (bacaasegera)
Coba sendiri
// TODO: Tambahkan direktif timescale (1ns / 1ps)
module timing_challenge;
reg clk;
reg a, b;
wire out;
initial begin
clk = 0;
end
// TODO: Buat clock yang berganti nilai setiap 5 satuan waktu
// TODO: Tambahkan gerbang AND dengan penundaan 3 satuan waktu (input a, b, output out)
initial begin
$monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
a = 1;
// TODO: Gunakan penundaan penugasan untuk menetapkan nilai a ke b setelah 2 satuan waktu
// Baca a sekarang, lalu tetapkan nilainya ke b setelah 2 satuan waktu
#20;
$finish;
end
endmoduleSemua pelajaran di Dasar-Dasar
1Pengantar
Apa Itu VerilogPerangkat Keras vs Perangkat LunakModul PertamamuKomentarTingkat Abstraksi Desain4Operator Bagian 1
Operator AritmetikaOperator ModuloOperator PerbandinganUlasan, Matematika SederhanaOperator Bitwise7Penugasan dan Gerbang
Penugasan KontinuPenugasan dengan OperatorPrimitif Gerbang BawaanGerbang AND, OR, NOTGerbang XOR, XNORUlasan: Rangkaian Gerbang Logika10Pengambilan Keputusan
Pernyataan IfIf - ElseRangkuman: Komparator SederhanaPernyataan CaseCasex dan CasezRangkuman: Desain ALU13Timing dan Penundaan
Apa Itu PenundaanPenundaan GerbangPenundaan PenugasanDirektif TimescalePembangkitan ClockRangkuman: Kontrol Timing5Operator Bagian 2
Operator LogikaOperator ReduksiOperator GeserOperator PenggabunganOperator KondisionalRangkuman, Tantangan Operator3Sistem Bilangan
Representasi BinerBilangan BerukuranBilangan Tanpa UkuranBilangan NegatifNilai Khusus X dan ZRingkasan: Format Bilangan6Modul
Struktur ModulPort Input dan OutputPort InoutInstansiasi ModulPemetaan Port Berdasarkan NamaPemetaan Port Berdasarkan UrutanRangkuman: Bangun Modul9Blok Prosedural
Blok alwaysBlok initialDaftar SensitivitasPenugasan BlockingPenugasan Non-BlockingRangkuman: always vs initial15Pengendali Lampu Lalu Lintas
Menentukan StatusLogika Mesin StatusLatihan sendiri: Compiler Verilog online