Menu
CoddyTech

Rangkuman: Kontrol Timing

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 72 dari 90.

challenge icon

Tantangan

Tantangan ini menguji pemahamanmu tentang penundaan, penundaan gerbang, penundaan penugasan, timescale, dan pembuatan clock.

Yang harus dilakukan:

  1. Tambahkan direktif timescale dengan 1ns / 1ps
  2. Buat clock yang beralih setiap 5 satuan waktu
  3. Tambahkan gerbang AND dengan penundaan gerbang 3 satuan waktu
  4. Gunakan penundaan penugasan untuk menetapkan a ke b setelah 2 satuan waktu (baca a segera)

Coba sendiri

// TODO: Tambahkan direktif timescale (1ns / 1ps)


module timing_challenge;
  reg clk;
  reg a, b;
  wire out;
  
  initial begin
    clk = 0;
  end
  
  // TODO: Buat clock yang berganti nilai setiap 5 satuan waktu
  
  
  // TODO: Tambahkan gerbang AND dengan penundaan 3 satuan waktu (input a, b, output out)
  
  
  initial begin
    $monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
    
    a = 1;
    
    // TODO: Gunakan penundaan penugasan untuk menetapkan nilai a ke b setelah 2 satuan waktu
    // Baca a sekarang, lalu tetapkan nilainya ke b setelah 2 satuan waktu
    
    
    #20;
    $finish;
  end
endmodule

Semua pelajaran di Dasar-Dasar

Latihan sendiri: Compiler Verilog online