Rangkuman: Bangun Modul

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 36 dari 90.

Tantangan

Tantangan ini menggabungkan semua yang kamu pelajari di bab ini. Kamu akan membuat module dari awal dan menginstansiasikannya.

Yang harus dilakukan:

Bagian 1: Buat module bernama flipflop dengan:

Input 1 bit bernama clk
Input 1 bit bernama d
Input 1 bit bernama reset
Output 1 bit bernama q (gunakan reg, yang ditetapkan dalam blok always)

Module ini harus bekerja sebagai berikut:

Saat reset bernilai 1, q menjadi 0
Jika tidak, pada setiap tepi clock, q menjadi d

Bagian 2: Instansiasikan module flipflop di dalam module top menggunakan pemetaan port berdasarkan nama

Hubungkan port ke sinyal berikut:

Port clk → sinyal clock
Port d → sinyal data
Port reset → sinyal reset_signal
Port q → sinyal out

Coba sendiri

// Bagian 1: Buat module flipflop

  // TODO: Tambahkan port

  // TODO: Tambahkan blok always dengan posedge clk dan posedge reset
  
  // Jika reset bernilai 1, q <= 0
  
  // Jika tidak, q <= d


// Bagian 2: Module top dengan instansiasi
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Buat instance flipflop bernama ff1
  
  // Gunakan pemetaan port berdasarkan nama: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule