Tipe wire

Dalam Verilog, kita perlu mendeklarasikan tipe sinyal yang kita gunakan. Tipe yang paling umum adalah wire.

wire merepresentasikan sambungan fisik antara komponen. Ini seperti kabel sungguhan dalam sirkuit.

• Wire tidak dapat menyimpan nilai, wire hanya meneruskan nilai
• Wire digunakan dengan pernyataan assign
• Wire digunakan untuk menghubungkan module

Mendeklarasikan Wire

wire a;           // Wire satu bit
wire b, c;        // Beberapa wire dalam satu baris

Cara Kerja Wire

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x selalu mengikuti y
endmodule

x terhubung dengan y. Setiap kali y berubah, x langsung berubah.

Kabel biasanya digunakan untuk menghubungkan input dan output:

module and_gate(
  input a,      // 'a' adalah wire secara default
  input b,      // 'b' adalah wire secara default
  output c      // 'c' adalah wire secara default
);
  assign c = a & b;  // c dikendalikan oleh penugasan ini
endmodule

Dalam contoh ini, a, b, dan c adalah kabel.

Kabel adalah "perekat" yang menghubungkan berbagai bagian rangkaianmu!