Ringkasan: Format Bilangan
Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 18 dari 90.
Tantangan
Lengkapi kode dengan menuliskan nilai yang benar dalam format yang ditentukan.
Yang harus dilakukan:
- Atur
ake bilangan biner 8-bit untuk desimal 170 (10101010) - Atur
bke bilangan desimal 8-bit untuk 255 - Atur
cke bilangan heksadesimal 16-bit untuk FF - Atur
dke nilai 4-bit dengan bit 2 bernilai X (bit lainnya 1) - Atur
eagar semua bitnya Z (4 bit)
Coba sendiri
module number_formats;
wire [7:0] a, b;
wire [15:0] c;
wire [3:0] d, e;
assign a = ______; // biner 8-bit untuk 170
assign b = ______; // desimal 8-bit untuk 255
assign c = ______; // heksadesimal 16-bit untuk FF
assign d = ______; // 4-bit: bit 2 bernilai X, bit lainnya bernilai 1
assign e = ______; // 4-bit: semua bit bernilai Z
initial begin
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$display("d = %b", d);
$display("e = %b", e);
$finish;
end
endmoduleSemua pelajaran di Dasar-Dasar
1Pengantar
Apa Itu VerilogPerangkat Keras vs Perangkat LunakModul PertamamuKomentarTingkat Abstraksi Desain4Operator Bagian 1
Operator AritmetikaOperator ModuloOperator PerbandinganUlasan, Matematika SederhanaOperator Bitwise7Penugasan dan Gerbang
Penugasan KontinuPenugasan dengan OperatorPrimitif Gerbang BawaanGerbang AND, OR, NOTGerbang XOR, XNORUlasan: Rangkaian Gerbang Logika10Pengambilan Keputusan
Pernyataan IfIf - ElseRangkuman: Komparator SederhanaPernyataan CaseCasex dan CasezRangkuman: Desain ALU5Operator Bagian 2
Operator LogikaOperator ReduksiOperator GeserOperator PenggabunganOperator KondisionalRangkuman, Tantangan Operator3Sistem Bilangan
Representasi BinerBilangan BerukuranBilangan Tanpa UkuranBilangan NegatifNilai Khusus X dan ZRingkasan: Format Bilangan6Modul
Struktur ModulPort Input dan OutputPort InoutInstansiasi ModulPemetaan Port Berdasarkan NamaPemetaan Port Berdasarkan UrutanRangkuman: Bangun Modul9Blok Prosedural
Blok alwaysBlok initialDaftar SensitivitasPenugasan BlockingPenugasan Non-BlockingRangkuman: always vs initial15Pengendali Lampu Lalu Lintas
Menentukan StatusLogika Mesin StatusLatihan sendiri: Compiler Verilog online
Periksa konversi: Konverter Basis Bilangan