Desain Dekoder

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 85 dari 90.

Tantangan

Sebuah decoder menerima angka biner sebagai input dan mengaktifkan tepat satu output berdasarkan angka tersebut. Output yang aktif disebut "one-hot" karena hanya satu bit yang aktif (1), dan semua bit lainnya tidak aktif (0).

Tabel Kebenaran (Decoder 2-ke-4)

Input (in)	out0	out1	out2	out3
00	1	0	0	0
01	0	1	0	0
10	0	0	1	0
11	0	0	0	1

Antarmuka Module

Port	Arah	Lebar	Deskripsi
`in`	input	2 bit	Input biner (0 sampai 3)
`out0`	output	1 bit	Aktif saat `in = 00`
`out1`	output	1 bit	Aktif saat `in = 01`
`out2`	output	1 bit	Aktif saat `in = 10`
`out3`	output	1 bit	Aktif saat `in = 11`

Tugasmu adalah melengkapi module di bawah ini menggunakan pernyataan case.

Yang harus dilakukan:

Saat in = 2'b00, out0 = 1, semua yang lain 0
Saat in = 2'b01, out1 = 1, semua yang lain 0
Saat in = 2'b10, out2 = 1, semua yang lain 0
Saat in = 2'b11, out3 = 1, semua yang lain 0

Coba sendiri

module decoder (
  input [1:0] in,
  output reg out0,
  output reg out1,
  output reg out2,
  output reg out3
);
  
  // TODO: Tambahkan blok always @(*) dengan case (in)
  // 2'b00: out0=1, yang lain 0
  // 2'b01: out1=1, yang lain 0
  // 2'b10: out2=1, yang lain 0
  // 2'b11: out3=1, yang lain 0

endmodule

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 BitDesain DekoderRegister Geser

Latihan sendiri: Compiler Verilog online