Menulis Testbench

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 45 dari 90.

Tantangan

Sekarang kita perlu menguji apakah half adder berfungsi dengan benar. Tambahkan kode pengujian di dalam blok initial.

Penting: Sebelum menambahkan pengujian, kamu harus mengubah port module agar pengujian dapat berfungsi dengan baik.

Yang harus dilakukan:

Langkah 1: Ubah deklarasi port

Ubah input a, b menjadi reg a, b (gunakan titik koma)
Ubah output sum, carry menjadi wire sum, carry (gunakan titik koma)
Hapus seluruh port module (module tidak boleh memiliki ( ))

Langkah 2: Tambahkan kode pengujian

Tambahkan blok initial begin
Di dalam blok, tambahkan:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Tambahkan $finish; untuk mengakhiri pengujian
Tambahkan end untuk menutup blok initial

Coba sendiri

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 Bit Desain Dekoder Register Geser

2Tipe Data

Tipe wire Tipe reg Integer dan Real Vektor array Parameter Rangkuman: Deklarasikan Sinyal

5Operator Bagian 2

Operator Logika Operator Reduksi Operator Geser Operator Penggabungan Operator Kondisional Rangkuman, Tantangan Operator

8Proyek Half Adder

Menulis Modul Merancang Logika

Menulis Testbench Pelajaran proyek

11Perulangan

For loop While loop Repeat loop Forever loop Nonaktifkan pernyataan Ringkasan: Pola loop

14Dasar-Dasar Testbench

Apa Itu Testbench Membuat Stimulus Display dan Monitor Dumpfile dan Dumpvars Menggunakan System Tasks Rekap: Testbench Lengkap

17UART

Penghitung bit Mesin keadaan

Desain pemancar

Testbench

Latihan sendiri: Compiler Verilog online