Rangkuman: always vs initial
Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 51 dari 90.
Tantangan
Always vs Initial
Lengkapi kedua blok agar counter ini berfungsi dengan benar.
Yang harus dilakukan:
- Blok
initialharus menginisialisasicountke 0 pada waktu 0 - Blok
alwaysharus menambahkan 1 kecountpada setiap tepi naik clock
Coba sendiri
module counter;
reg clk;
reg [3:0] count;
// Pembangkit clock (sudah disediakan)
always #5 clk = ~clk;
// TODO: Tambahkan blok initial untuk mengatur count = 0
// TODO: Tambahkan blok always untuk menaikkan count saat posedge clk
endmoduleSemua pelajaran di Dasar-Dasar
1Pengantar
Apa Itu VerilogPerangkat Keras vs Perangkat LunakModul PertamamuKomentarTingkat Abstraksi Desain4Operator Bagian 1
Operator AritmetikaOperator ModuloOperator PerbandinganUlasan, Matematika SederhanaOperator Bitwise7Penugasan dan Gerbang
Penugasan KontinuPenugasan dengan OperatorPrimitif Gerbang BawaanGerbang AND, OR, NOTGerbang XOR, XNORUlasan: Rangkaian Gerbang Logika10Pengambilan Keputusan
Pernyataan IfIf - ElseRangkuman: Komparator SederhanaPernyataan CaseCasex dan CasezRangkuman: Desain ALU5Operator Bagian 2
Operator LogikaOperator ReduksiOperator GeserOperator PenggabunganOperator KondisionalRangkuman, Tantangan Operator3Sistem Bilangan
Representasi BinerBilangan BerukuranBilangan Tanpa UkuranBilangan NegatifNilai Khusus X dan ZRingkasan: Format Bilangan6Modul
Struktur ModulPort Input dan OutputPort InoutInstansiasi ModulPemetaan Port Berdasarkan NamaPemetaan Port Berdasarkan UrutanRangkuman: Bangun Modul9Blok Prosedural
Blok alwaysBlok initialDaftar SensitivitasPenugasan BlockingPenugasan Non-BlockingRangkuman: always vs initial15Pengendali Lampu Lalu Lintas
Menentukan StatusLogika Mesin Status
Mengatur Waktu TransisiMenulis TestbenchMemverifikasi OutputLatihan sendiri: Compiler Verilog online