Representasi Biner
Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 13 dari 90.
Dalam Verilog, kita bekerja dengan rangkaian digital yang hanya memahami 0 dan 1. Nilai-nilai ini direpresentasikan dalam biner.
Biner hanya menggunakan dua digit: 0 dan 1. Setiap digit biner disebut bit.
| Desimal | Biner | Bit |
|---|---|---|
| 0 | 0 | 1 bit |
| 1 | 1 | 1 bit |
| 2 | 10 | 2 bit |
| 3 | 11 | 2 bit |
| 4 | 100 | 3 bit |
| 5 | 101 | 3 bit |
Menulis Bilangan Biner dalam Verilog
Untuk menulis bilangan biner dalam Verilog, gunakan awalan 'b:
4'b1010 // 4-bit binary 1010 (decimal 10)
8'b11110000 // biner 8-bit 11110000 (desimal 240)
2'b01 // 2-bit binary 01 (decimal 1)Angka sebelum 'b memberi tahu Verilog berapa banyak bit yang dimiliki nilai tersebut.
Cara Mengonversi Desimal ke Biner
Bagi bilangan desimal dengan 2 berulang kali, lalu baca sisanya dari bawah ke atas.
Contoh: Ubah 9 menjadi biner
| Langkah | Pembagian | Hasil bagi | Sisa |
|---|---|---|---|
| 1 | 9 ÷ 2 | 4 | 1 |
| 2 | 4 ÷ 2 | 2 | 0 |
| 3 | 2 ÷ 2 | 1 | 0 |
| 4 | 1 ÷ 2 | 0 | 1 |
Baca sisa dari terakhir ke pertama: 1001
9 = 4'b1001
Contoh dalam Kode
module binary_example;
reg [3:0] a;
initial begin
a = 4'b1010; // Binary 1010 = decimal 10
$display("a = %b (binary)", a);
$display("a = %d (decimal)", a);
$display("a = %h (hex)", a);
$finish;
end
endmoduleKeluaran:
a = 1010 (binary)
a = 10 (decimal)
a = a (hex)Tantangan
Lengkapi kode dengan menuliskan nilai biner yang hilang.
Yang harus dilakukan:
- Tuliskan bilangan biner untuk bilangan desimal 5 (4 bit)
- Tuliskan bilangan biner untuk bilangan desimal 14 (4 bit)
Coba sendiri
module binary_challenge;
reg [3:0] a, b;
initial begin
// Tulis bilangan biner untuk bilangan desimal 5 (4 bit)
a = 4'b______;
// Write binary for decimal 14 (4 bits)
b = 4'b______;
$display("5 = %b", a);
$display("14 = %b", b);
$finish;
end
endmodulePelajaran ini berisi kuis singkat. Mulai pelajarannya untuk menjawab kuis dan melacak progresmu.
Semua pelajaran di Dasar-Dasar
1Pengantar
Apa Itu VerilogPerangkat Keras vs Perangkat LunakModul PertamamuKomentarTingkat Abstraksi Desain4Operator Bagian 1
Operator AritmetikaOperator ModuloOperator PerbandinganUlasan, Matematika SederhanaOperator Bitwise7Penugasan dan Gerbang
Penugasan KontinuPenugasan dengan OperatorPrimitif Gerbang BawaanGerbang AND, OR, NOTGerbang XOR, XNORUlasan: Rangkaian Gerbang Logika10Pengambilan Keputusan
Pernyataan IfIf - ElseRangkuman: Komparator SederhanaPernyataan CaseCasex dan CasezRangkuman: Desain ALU5Operator Bagian 2
Operator LogikaOperator ReduksiOperator GeserOperator PenggabunganOperator KondisionalRangkuman, Tantangan Operator3Sistem Bilangan
Representasi BinerBilangan BerukuranBilangan Tanpa UkuranBilangan NegatifNilai Khusus X dan ZRingkasan: Format Bilangan6Modul
Struktur ModulPort Input dan OutputPort InoutInstansiasi ModulPemetaan Port Berdasarkan NamaPemetaan Port Berdasarkan UrutanRangkuman: Bangun Modul9Blok Prosedural
Blok alwaysBlok initialDaftar SensitivitasPenugasan BlockingPenugasan Non-BlockingRangkuman: always vs initial15Pengendali Lampu Lalu Lintas
Menentukan StatusLogika Mesin StatusLatihan sendiri: Compiler Verilog online
Periksa konversi: Konverter Basis Bilangan