Menu

Mesin keadaan

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 88 dari 90.

Tantangan

Mesin status adalah sirkuit yang dapat berada dalam salah satu dari beberapa status. Untuk UART, kita memiliki status berbeda untuk setiap bit: idle, start, bit data 0-7, dan stop. Penghitung bit (cnt) memberi tahu kita status yang sedang aktif. Berdasarkan cnt, kita menentukan nilai yang akan dikirim pada jalur tx.

Kamu sudah memiliki penghitung bit dari pelajaran sebelumnya. Kamu perlu mengubahnya agar berfungsi sebagai pemancar UART.

Nilai bit yang dikirim (untuk huruf 'A')

cnt	nilai tx
0	1
1	0
2	1
3	0
4	0
5	0
6	0
7	0
8	1
9	0
10	1

Yang perlu dilakukan

Tambahkan input bernama start
Tambahkan output reg bernama tx
Di blok initial, tetapkan tx = 1 (idle bernilai high)
Ubah logika penghitung:
- Saat cnt == 0 dan start == 1, tetapkan cnt <= 1 (mulai mengirim)
- Saat cnt berada di antara 1 dan 9, tambahkan nilainya: cnt <= cnt + 1
- Saat cnt == 10, reset ke 0

Coba sendiri

module uart_tx (
  input clk,
  output reg [3:0] cnt
);

  initial begin
    cnt = 0;
  end

  always @(posedge clk) begin
      cnt <= cnt + 1;
  end

endmodule

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 Bit Desain Dekoder Register Geser

2Tipe Data

Tipe wire Tipe reg Integer dan Real Vektor array Parameter Rangkuman: Deklarasikan Sinyal

5Operator Bagian 2

Operator Logika Operator Reduksi Operator Geser Operator Penggabungan Operator Kondisional Rangkuman, Tantangan Operator

8Proyek Half Adder

Menulis Modul Merancang Logika

Pelajaran proyek

Menulis Testbench

Pelajaran proyek

11Perulangan

For loop While loop Repeat loop Forever loop Nonaktifkan pernyataan Ringkasan: Pola loop

14Dasar-Dasar Testbench

Apa Itu Testbench Membuat Stimulus Display dan Monitor Dumpfile dan Dumpvars Menggunakan System Tasks Rekap: Testbench Lengkap

17UART

Penghitung bitMesin keadaan Pelajaran proyek

Pelajaran proyek

Desain pemancar

Pelajaran proyek

Pelajaran proyek

Latihan sendiri: Compiler Verilog online