Komentar

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 4 dari 90.

Komentar adalah catatan dalam kodemu yang diabaikan oleh komputer. Komentar membantu menjelaskan fungsi kodemu.

Dua Jenis Komentar:

1. Komentar satu baris

// Ini adalah komentar satu baris
assign c = a & b;  // Komentar juga bisa ditulis setelah kode

Semua yang muncul setelah // akan diabaikan oleh komputer.

2. Komentar multibaris

/* Ini adalah komentar yang terdiri dari beberapa baris
   Komentar ini dapat mencakup beberapa baris
   Berguna untuk penjelasan yang lebih panjang */
assign c = a & b;

Semua yang berada di antara /* dan */ diabaikan.

Mengapa Menggunakan Komentar?

Jelaskan fungsi module-mu
Jelaskan kegunaan setiap input dan output
Buat kodemu lebih mudah dipahami
Tinggalkan catatan untuk dirimu atau orang lain

Tantangan

Dalam tantangan ini, kamu perlu menambahkan komentar ke module yang sudah ada.

Yang perlu dilakukan:

Tambahkan komentar satu baris di bagian atas untuk menjelaskan fungsi module tersebut
// This is a module called 'test'
Tambahkan komentar beberapa baris di akhir kode untuk menjelaskan fungsi penghitung
/*
* It has a clock input, a reset input,
* and a 4-bit output called count.
* The initial block prints a message
* to show that comments are ignored.
*/

Coba sendiri


module test(
  input clk,
  input reset,
  output reg [3:0] count
);

  initial $display("Comments are ignored by the computer");
  
endmodule

Uji dirimu

Pelajaran ini berisi kuis singkat. Mulai pelajarannya untuk menjawab kuis dan melacak progresmu.

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul PertamamuKomentarTingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 Bit Desain Dekoder Register Geser

Latihan sendiri: Compiler Verilog online