Primitif Gerbang Bawaan

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 39 dari 90.

Verilog memiliki primitif gerbang bawaan yang memungkinkan kamu mendeskripsikan sirkuit logika menggunakan simbol gerbang yang sebenarnya. Ini disebut pemodelan struktural. Kamu membangun sirkuit dengan menghubungkan gerbang, seperti menggambar skema.

Primitif gerbang adalah kata kunci yang sudah ditentukan sebelumnya untuk memodelkan gerbang logika dasar. Alih-alih menulis ekspresi seperti assign out = a & b, kamu membuat instans gerbang:

and(out, a, b);   // Gerbang AND dengan output out serta input a dan b

Sintaks Umum

gate_type (output, input1, input2, ...);

Argumen pertama selalu berupa output
Argumen berikutnya adalah input (1 atau lebih, tergantung pada gerbangnya)

Gerbang Primitif yang Tersedia

Jenis Gerbang	Kata Kunci	Jumlah Input
AND	`and`	2 atau lebih
OR	`or`	2 atau lebih
NOT	`not`	1
NAND	`nand`	2 atau lebih
NOR	`nor`	2 atau lebih
XOR	`xor`	2 atau lebih
XNOR	`xnor`	2 atau lebih

Cara Kerja Gerbang Logika

Saat kamu menulis and(out, a, b), Verilog membuat gerbang AND yang terus-menerus menggerakkan out dengan hasil a & b. Setiap kali a atau b berubah, out langsung diperbarui, seperti gerbang sungguhan.

Primitif Gerbang vs Penugasan Kontinu

Kedua metode menghasilkan perangkat keras yang sama:

// Gerbang primitif
and(out, a, b);

// Penugasan kontinu (hasil yang sama)
assign out = a & b;

Primitif gerbang berguna saat kamu ingin menggambarkan sirkuit sebagai kumpulan gerbang (gaya struktural). Penugasan kontinu lebih cocok untuk gaya perilaku (ekspresi).

Tantangan

Yang harus dilakukan:

Tambahkan gerbang primitif yang tepat agar rangkaian ini berfungsi. Module harus menghasilkan AND dari input a dan b. Port output sudah bernama c.

Coba sendiri

module gate_challenge (
  input a,
  input b,
  output c
);
  
  // TODO: Tambahkan primitif gerbang yang tepat
  // output c harus berupa a AND b

endmodule