Menu

Menulis Modul

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 43 dari 90.

Tantangan

Half adder adalah rangkaian yang menjumlahkan dua bit tunggal dan memberi tahu kamu:

sum: hasilnya (0 atau 1)
carry: apakah terjadi overflow (1 saat kedua input bernilai 1)

Contoh

a	b	sum	carry
0	0	0	tanpa overflow
0	1	1	tanpa overflow
1	0	1	tanpa overflow
1	1	0	overflow (carry = 1)

Saat kamu menjumlahkan 1 + 1 dalam bilangan biner, hasilnya adalah 0 dengan carry sebesar 1 (sama seperti 5 + 5 = 0 dengan carry sebesar 1 dalam bilangan desimal).

Sebelum menambahkan logika, kita perlu membuat wadah module: kerangka kosong yang akan menampung rangkaian half adder kita.

Untuk half adder, tugasnya adalah:

Buat module bernama half_adder
Tambahkan dua input: a dan b
Tambahkan dua output: sum dan carry

Coba sendiri

  // Tugas 1: Buat module bernama half_adder

  // Tugas 2: Tambahkan dua input: a dan b
  
  // Tugas 3: Tambahkan dua output: sum dan carry

  // Logika akan ditambahkan nanti

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 Bit Desain Dekoder Register Geser

2Tipe Data

Tipe wire Tipe reg Integer dan Real Vektor array Parameter Rangkuman: Deklarasikan Sinyal

5Operator Bagian 2

Operator Logika Operator Reduksi Operator Geser Operator Penggabungan Operator Kondisional Rangkuman, Tantangan Operator

8Proyek Half Adder

Menulis ModulMerancang Logika

Pelajaran proyek

Menulis Testbench

Pelajaran proyek

11Perulangan

For loop While loop Repeat loop Forever loop Nonaktifkan pernyataan Ringkasan: Pola loop

14Dasar-Dasar Testbench

Apa Itu Testbench Membuat Stimulus Display dan Monitor Dumpfile dan Dumpvars Menggunakan System Tasks Rekap: Testbench Lengkap

17UART

Penghitung bit Mesin keadaan

Pelajaran proyek

Desain pemancar

Pelajaran proyek

Pelajaran proyek

Latihan sendiri: Compiler Verilog online