Apa Itu Verilog
Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 1 dari 90.
Verilog adalah bahasa deskripsi perangkat keras (HDL) yang digunakan untuk memodelkan, merancang, dan menyimulasikan rangkaian elektronik digital, mulai dari gerbang logika sederhana hingga prosesor yang kompleks.
Tidak seperti bahasa perangkat lunak yang berjalan secara berurutan pada CPU, Verilog mendeskripsikan perangkat keras yang beroperasi secara paralel. Verilog adalah standar industri untuk desain FPGA dan ASIC, yang digunakan dalam alat seperti ModelSim, Vivado, dan Quartus.
Dalam kursus ini, kamu akan mempelajari Verilog dari dasar, mulai dengan output simulasi dasar, lalu membangun rangkaian kombinasi dan sekuensial, hingga akhirnya merancang module nyata seperti counter, shift register, dan antarmuka UART.
Tantangan
MudahSelamat datang di program Verilog pertamamu! Kodenya sudah ditulis untukmu.
Yang harus dilakukan:
- Lihat kodenya. Kode ini menggunakan
$displayuntuk mencetak teks, mirip denganprintfdi C - Klik Jalankan Kode untuk mengompilasi dan menyimulasikannya
- Kamu akan melihat
Hello World!pada output
Catatan: Setiap program Verilog berjalan di dalam module. Blok initial berjalan satu kali di awal simulasi, dan $finish mengakhirinya.
Coba sendiri
module main;
initial begin
$display("Hello World!");
$finish;
end
endmoduleSemua pelajaran di Dasar-Dasar
1Pengantar
Apa Itu VerilogPerangkat Keras vs Perangkat LunakModul PertamamuKomentarTingkat Abstraksi Desain4Operator Bagian 1
Operator AritmetikaOperator ModuloOperator PerbandinganUlasan, Matematika SederhanaOperator Bitwise7Penugasan dan Gerbang
Penugasan KontinuPenugasan dengan OperatorPrimitif Gerbang BawaanGerbang AND, OR, NOTGerbang XOR, XNORUlasan: Rangkaian Gerbang Logika10Pengambilan Keputusan
Pernyataan IfIf - ElseRangkuman: Komparator SederhanaPernyataan CaseCasex dan CasezRangkuman: Desain ALU5Operator Bagian 2
Operator LogikaOperator ReduksiOperator GeserOperator PenggabunganOperator KondisionalRangkuman, Tantangan Operator3Sistem Bilangan
Representasi BinerBilangan BerukuranBilangan Tanpa UkuranBilangan NegatifNilai Khusus X dan ZRingkasan: Format Bilangan6Modul
Struktur ModulPort Input dan OutputPort InoutInstansiasi ModulPemetaan Port Berdasarkan NamaPemetaan Port Berdasarkan UrutanRangkuman: Bangun Modul9Blok Prosedural
Blok alwaysBlok initialDaftar SensitivitasPenugasan BlockingPenugasan Non-BlockingRangkuman: always vs initial15Pengendali Lampu Lalu Lintas
Menentukan StatusLogika Mesin Status
Mengatur Waktu TransisiMenulis TestbenchMemverifikasi OutputLatihan sendiri: Compiler Verilog online