Gerbang AND, OR, NOT

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 40 dari 90.

Pelajaran ini membahas tiga gerbang logika paling dasar: AND, OR, dan NOT. Gerbang-gerbang ini menjadi dasar desain logika digital.

Gerbang AND

Gerbang AND menghasilkan 1 hanya ketika semua input bernilai 1.

Tabel kebenaran (2 input):

a	b	out
0	0	0
0	1	0
1	0	0
1	1	1

Primitif gerbang Verilog:

and(out, a, b);

Padanan penugasan kontinu:

assign out = a & b;

Gerbang OR

Gerbang OR menghasilkan 1 ketika setidaknya satu input bernilai 1.

Tabel Kebenaran (2 input):

a	b	out
0	0	0
0	1	1
1	0	1
1	1	1

Primitif gerbang Verilog:

or(out, a, b);

Padanan penugasan kontinu:

assign out = a | b;

Gerbang NOT

Gerbang NOT menghasilkan keluaran yang berlawanan dengan satu-satunya inputnya. Gerbang ini juga disebut inverter.

Tabel kebenaran:

a	out
0	1
1	0

Primitif gerbang Verilog:

not(out, a);

Padanan penugasan kontinu:

assign out = ~a;

Beberapa Input

Gerbang AND dan OR dapat memiliki lebih dari 2 input:

and(out, a, b, c);     // AND dengan 3 input (out = a & b & c)
or(out, x, y, z, w);   // OR dengan 4 input

Gerbang NOT selalu memiliki tepat 1 input.

Contoh Kode

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // gerbang AND
  or(or_out, a, b);     // gerbang OR
  not(not_out, a);      // gerbang NOT (inverter)
endmodule

Tantangan

Tambahkan primitif gerbang yang belum ada sesuai tugas.

Yang harus dilakukan:

Buat gerbang AND dengan output and_result dan input p dan q
Buat gerbang OR dengan output or_result dan input p dan q
Buat gerbang NOT dengan output not_result dan input p

Coba sendiri

module gates_challenge (
  input p,
  input q,
  output and_result,
  output or_result,
  output not_result
);
  
  // TODO: Tambahkan gerbang AND (and_result = p & q)
  
  // TODO: Tambahkan gerbang OR (or_result = p | q)
  
  // TODO: Tambahkan gerbang NOT (not_result = ~p)

endmodule