Tipe reg

Termasuk bagian Dasar-Dasar dalam perjalanan Verilog di Coddy. Pelajaran 7 dari 90.

Reg adalah tipe data utama kedua dalam Verilog. Berbeda dengan wire, reg menyimpan nilai. Ini adalah variabel yang mempertahankan nilainya sampai sesuatu mengubahnya.

reg dapat menyimpan nilai
reg digunakan dalam blok always
reg TIDAK berarti "register" dalam perangkat keras. Artinya hanya “penyimpanan”

Mendeklarasikan reg

reg x;           // reg satu bit
reg y, z;        // Beberapa reg dalam satu baris

Cara Kerja reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x menjadi 0
    $display("x = %d", x);  // Menampilkan: x = 0
    
    x = 1;           // x menjadi 1
    $display("x = %d", x);  // Menampilkan: x = 1
  end
endmodule

Tantangan

Yang perlu dilakukan:

Tambahkan reg bernama count

Coba sendiri

module counter(
  input clk,
  input reset,
  output out   // wire secara bawaan (hapus reg)
);
  
  // Deklarasikan reg count di sini

  
endmodule

Uji dirimu

Pelajaran ini berisi kuis singkat. Mulai pelajarannya untuk menjawab kuis dan melacak progresmu.

Semua pelajaran di Dasar-Dasar

1Pengantar

Apa Itu Verilog Perangkat Keras vs Perangkat Lunak Modul Pertamamu Komentar Tingkat Abstraksi Desain

4Operator Bagian 1

Operator Aritmetika Operator Modulo Operator Perbandingan Ulasan, Matematika Sederhana Operator Bitwise

7Penugasan dan Gerbang

Penugasan Kontinu Penugasan dengan Operator Primitif Gerbang Bawaan Gerbang AND, OR, NOT Gerbang XOR, XNOR Ulasan: Rangkaian Gerbang Logika

10Pengambilan Keputusan

Pernyataan If If - Else Rangkuman: Komparator Sederhana Pernyataan Case Casex dan Casez Rangkuman: Desain ALU

13Timing dan Penundaan

Apa Itu Penundaan Penundaan Gerbang Penundaan Penugasan Direktif Timescale Pembangkitan Clock Rangkuman: Kontrol Timing

16Tantangan Akhir

Pencacah 4 Bit Desain Dekoder Register Geser

2Tipe Data

Tipe wireTipe regInteger dan Real Vektor array Parameter Rangkuman: Deklarasikan Sinyal

5Operator Bagian 2

Operator Logika Operator Reduksi Operator Geser Operator Penggabungan Operator Kondisional Rangkuman, Tantangan Operator

8Proyek Half Adder

Menulis Modul Merancang Logika

Menulis Testbench

11Perulangan

For loop While loop Repeat loop Forever loop Nonaktifkan pernyataan Ringkasan: Pola loop

14Dasar-Dasar Testbench

Apa Itu Testbench Membuat Stimulus Display dan Monitor Dumpfile dan Dumpvars Menggunakan System Tasks Rekap: Testbench Lengkap

17UART

Penghitung bit Mesin keadaan

Desain pemancar

Testbench

Latihan sendiri: Compiler Verilog online