Menu
CoddyTech
Bắt đầu học

Bộ đếm 4 bit

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 84 trên 90.

challenge icon

Thử thách

Tạo bộ đếm 4 bit đếm từ 0 đến 15 rồi quay lại 0.

Giao diện mô-đun

CổngHướngĐộ rộngMô tả
clkđầu vào1 bitTín hiệu xung nhịp
resetđầu vào1 bitĐặt lại bộ đếm về 0
countđầu ra4 bitGiá trị hiện tại của bộ đếm

Bảng chân trị

Chu kỳ xung nhịpcount
Sau khi đặt lại0
11
22
......
1515
160 (quay vòng)

Nhiệm vụ của bạn là hoàn thành mô-đun bên dưới.

Cần làm:

  1. Khi reset được kích hoạt, đặt count thành 0
  2. Ở mỗi cạnh lên của xung nhịp, tăng count thêm 1
  3. Khi count đạt 15, lần tăng tiếp theo phải đưa giá trị về 0

Tự làm thử

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Thêm khối always với posedge clk và posedge reset
  // Khi reset: count <= 0
  // Nếu không: count <= count + 1

endmodule

Tất cả bài học trong Kiến thức nền tảng

1Giới thiệu

Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế

4Toán tử phần 1

Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit

7Gán và cổng logic

Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic

10Ra quyết định

Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU

13Thời gian và độ trễ

Độ trễ là gìĐộ trễ cổngĐộ trễ phép gánChỉ thị timescaleTạo xung nhịpÔn tập về điều khiển thời gian

16Thử thách cuối cùng

Bộ đếm 4 bitThiết kế bộ giải mãThanh ghi dịch

2Kiểu dữ liệu

Kiểu wireKiểu regSố nguyên và số thựcVectơMảngTham sốÔn tập: khai báo tín hiệu

5Các toán tử, phần 2

Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử

8Dự án bộ cộng bán phần

Viết moduleThiết kế logicBài học dự ánViết testbenchBài học dự án

11Vòng lặp

Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp

14Cơ bản về testbench

Testbench là gìTạo tín hiệu kích thíchDisplay và MonitorDumpfile và DumpvarsSử dụng system taskÔn tập: testbench hoàn chỉnh

17UART

Bộ đếm bitMáy trạng tháiBài học dự ánThiết kế bộ phátBài học dự ánTestbenchBài học dự án

3Hệ thống số

Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số

6Module

Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module

9Khối thủ tục

Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial

12Dự án bộ ghép kênh

Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 1Bài học dự ánSử dụng câu lệnh caseBài học dự án

15Bộ điều khiển đèn giao thông

Xác định các trạng tháiLogic máy trạng tháiBài học dự ánCăn thời gian chuyển trạng tháiBài học dự ánViết testbenchBài học dự ánXác minh đầu raBài học dự án

Tự luyện tập: Trình biên dịch Verilog online