Toán tử logic
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 24 trên 90.
Các toán tử logic hoạt động trên toàn bộ giá trị và trả về một kết quả duy nhất: 1 (đúng) hoặc 0 (sai). Khác với các toán tử theo bit hoạt động trên từng bit, toán tử logic xem toàn bộ giá trị là đúng (khác không) hoặc sai (bằng không).
| Loại | Ví dụ | Kết quả |
|---|---|---|
| AND theo bit | 4'b1010 & 4'b1100 | 4'b1000 (nhiều bit) |
| AND logic | (4'b1010 && 4'b1100) | 1 (một bit) |
Các toán tử logic có sẵn
| Toán tử | Ý nghĩa | Mô tả |
|---|---|---|
&& | AND logic | Đúng nếu cả hai toán hạng đều đúng (khác không) |
|| | OR logic | Đúng nếu ít nhất một toán hạng đúng |
! | NOT logic | Đúng nếu toán hạng sai (bằng không) |
Cách chúng hoạt động
Phép AND logic (&&):
(5 && 3) // 1 (cả hai đều khác 0)
(5 && 0) // 0 (số thứ hai bằng 0)
(0 && 0) // 0 (cả hai đều bằng 0)OR logic (||):
(5 || 3) // 1 (ít nhất một số khác 0)
(5 || 0) // 1 (số đầu tiên khác 0)
(0 || 0) // 0 (cả hai đều bằng 0)Phủ định logic (!):
!5 // 0 (số khác 0 trở thành false)
!0 // 1 (số 0 trở thành true)Ví dụ code
module logical_demo;
reg [3:0] a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleĐầu ra:
5 && 0 = 0
5 || 0 = 1
!5 = 0Cách dùng phổ biến
Toán tử logic được dùng trong câu lệnh if và các điều kiện:
if (a && b) // Đúng nếu cả a và b đều khác 0
$display("Both true");
if (a || b) // Đúng nếu ít nhất một trong hai khác 0
$display("At least one true");
if (!reset) // Đúng khi reset bằng 0
$display("Reset is inactive");Thử thách
Viết các biểu thức logic chính xác cho từng nhiệm vụ.
Cần làm:
- Kiểm tra xem cả
value1VÀvalue2đều đúng hay không, rồi lưu vàoand_out - Kiểm tra xem
value1HOẶCvalue2đúng hay không, rồi lưu vàoor_out - Kiểm tra xem
value1có sai hay không, rồi lưu vàonot_out
Tự làm thử
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online