Căn thời gian chuyển trạng thái
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 81 trên 90.
Thử thách
Trong bài học này, bạn sẽ thêm logic bộ đếm để điều khiển thời gian mỗi đèn bật. Bộ đếm đếm ngược từ một giá trị được đặt trước về 0, rồi kích hoạt lần chuyển trạng thái tiếp theo.
Yêu cầu về thời gian
| Trạng thái | Thời lượng | Giá trị bộ đếm |
|---|---|---|
| Xanh lá | 30 giây | 30 |
| Vàng | 10 giây | 10 |
| Đỏ | 40 giây | 40 |
Cách bộ đếm hoạt động
- Khi một trạng thái bắt đầu, bộ đếm được nạp giá trị thời lượng
- Sau mỗi nhịp đồng hồ, bộ đếm giảm đi 1
- Khi bộ đếm về 0, đã đến lúc chuyển sang trạng thái tiếp theo
Nhiệm vụ của bạn là thêm logic bộ đếm còn thiếu vào máy trạng thái. Đầu vào next từ bước trước không còn được dùng nữa: giờ đây bộ đếm quyết định thời điểm trạng thái thay đổi, và testbench không còn điều khiển next.
Cần làm:
- Xóa
input next,khỏi phần khai báo module và thay điều kiệnelse if (next)bằng logic bộ đếm bên dưới - Thêm khai báo
reg [5:0] counter(giữ lại nếu bạn đã khai báo ở bước đầu tiên) - Khi reset, đặt
counterthành 0 - Khi
counter == 0:- Nạp thời lượng của trạng thái tiếp theo vào bộ đếm
- Chuyển sang trạng thái tiếp theo
- Nếu không, giảm bộ đếm đi 1 sau mỗi nhịp đồng hồ
Tự làm thử
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
// TODO: Khai báo thanh ghi counter (6 bit)
// Gán giá trị cho đầu ra
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Máy trạng thái có định thời
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2; // Bắt đầu ở đèn đỏ
// TODO: Đặt counter về 0
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
// TODO: Nạp giá trị vào counter cho đèn vàng (10 giây)
end
1: begin
state <= 2;
// TODO: Nạp giá trị vào counter cho đèn đỏ (40 giây)
end
2: begin
state <= 0;
// TODO: Nạp giá trị vào counter cho đèn xanh (30 giây)
end
endcase
end else begin
// TODO: Giảm counter đi 1
end
end
end
endmoduleTất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online