Kiểu reg

Reg là kiểu dữ liệu chính thứ hai trong Verilog. Khác với wire, reg lưu trữ một giá trị. Đây là một biến giữ nguyên giá trị cho đến khi có thứ gì đó thay đổi nó.

• reg có thể lưu trữ giá trị
• reg được dùng trong các khối always
• reg KHÔNG có nghĩa là “thanh ghi” trong phần cứng. Nó chỉ có nghĩa là “lưu trữ”

Khai báo reg

reg x;           // reg một bit
reg y, z;        // Nhiều reg trên cùng một dòng

Cách reg hoạt động

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x trở thành 0
    $display("x = %d", x);  // In ra: x = 0
    
    x = 1;           // x trở thành 1
    $display("x = %d", x);  // In ra: x = 1
  end
endmodule