Ôn tập: định dạng số
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 18 trên 90.
Thử thách
Hoàn thành đoạn code bằng cách viết các giá trị chính xác theo định dạng đã chỉ định.
Cần làm:
- Đặt
athành số nhị phân 8 bit biểu diễn số thập phân 170 (10101010) - Đặt
bthành số thập phân 8 bit biểu diễn 255 - Đặt
cthành số thập lục phân 16 bit biểu diễn FF - Đặt
dthành giá trị 4 bit, trong đó bit 2 là X và các bit còn lại là 1 - Đặt
ethành giá trị có tất cả các bit là Z (4 bit)
Tự làm thử
module number_formats;
wire [7:0] a, b;
wire [15:0] c;
wire [3:0] d, e;
assign a = ______; // Số nhị phân 8 bit biểu diễn 170
assign b = ______; // Số thập phân 8 bit biểu diễn 255
assign c = ______; // Số thập lục phân 16 bit biểu diễn FF
assign d = ______; // 4 bit: bit 2 là X, các bit còn lại là 1
assign e = ______; // 4 bit: tất cả các bit đều là Z
initial begin
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$display("d = %b", d);
$display("e = %b", e);
$finish;
end
endmoduleTất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online
Kiểm tra một phép chuyển đổi: Công cụ chuyển đổi hệ cơ số