Thiết kế bộ giải mã

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 85 trên 90.

Thử thách

Bộ giải mã nhận một số nhị phân làm đầu vào và bật chính xác một đầu ra dựa trên số đó. Đầu ra được bật gọi là "one-hot" vì chỉ có một bit ở trạng thái bật (1), còn tất cả bit khác ở trạng thái tắt (0).

Bảng chân trị (bộ giải mã 2 thành 4)

Đầu vào (in)	out0	out1	out2	out3
00	1	0	0	0
01	0	1	0	0
10	0	0	1	0
11	0	0	0	1

Giao diện module

Cổng	Hướng	Độ rộng	Mô tả
`in`	đầu vào	2 bit	Đầu vào nhị phân (0 đến 3)
`out0`	đầu ra	1 bit	Hoạt động khi `in = 00`
`out1`	đầu ra	1 bit	Hoạt động khi `in = 01`
`out2`	đầu ra	1 bit	Hoạt động khi `in = 10`
`out3`	đầu ra	1 bit	Hoạt động khi `in = 11`

Nhiệm vụ của bạn là hoàn thành module bên dưới bằng câu lệnh case.

Cần làm:

Khi in = 2'b00, out0 = 1, tất cả đầu ra khác bằng 0
Khi in = 2'b01, out1 = 1, tất cả đầu ra khác bằng 0
Khi in = 2'b10, out2 = 1, tất cả đầu ra khác bằng 0
Khi in = 2'b11, out3 = 1, tất cả đầu ra khác bằng 0

Tự làm thử

module decoder (
  input [1:0] in,
  output reg out0,
  output reg out1,
  output reg out2,
  output reg out3
);
  
  // TODO: Thêm khối lệnh (block) always @(*) với case (in)
  // 2'b00: out0=1, các đầu ra khác bằng 0
  // 2'b01: out1=1, các đầu ra khác bằng 0
  // 2'b10: out2=1, các đầu ra khác bằng 0
  // 2'b11: out3=1, các đầu ra khác bằng 0

endmodule