Menu
CoddyTech

Toán tử điều kiện

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 28 trên 90.

Toán tử điều kiện ? : chọn một trong hai giá trị dựa trên điều kiện. Toán tử này còn được gọi là toán tử ba ngôi. Toán tử điều kiện đánh giá một điều kiện và trả về một trong hai giá trị:

condition ? value_if_true : value_if_false

Nếu điều kiện đúng (1), giá trị đầu tiên sẽ được trả về. Nếu sai (0), giá trị thứ hai sẽ được trả về.

Lý do sử dụng toán tử điều kiện

Đây là cách viết gọn logic if-else đơn giản trên một dòng. Một số cách sử dụng phổ biến:

  • Chọn giữa hai tín hiệu
  • Tạo bộ ghép kênh
  • Đặt giá trị mặc định
  • Gán điều kiện trực tiếp trên một dòng

Cú pháp và ví dụ

Ví dụ cơ bản:

result = (a > b) ? a : b;   // result nhận giá trị lớn hơn giữa a và b

Chọn giữa các giá trị:

data_out = (enable) ? data_in : 8'b00000000;   // Output data if enabled, else 0

Đảo tín hiệu có điều kiện:

out = (invert) ? ~in : in;   // Nếu invert bằng 1, đầu ra đảo bit; nếu không thì giữ nguyên.

Ví dụ code

module conditional_demo;
  reg [3:0] a, b, max;
  reg enable;
  reg [3:0] data_in, data_out;
  
  initial begin
    a = 4'd7;
    b = 4'd9;
    enable = 1;
    data_in = 4'b1010;
    
    max = (a > b) ? a : b;           // 9
    data_out = (enable) ? data_in : 4'b0000;   // 1010
    
    $display("max = %d", max);
    $display("data_out = %b", data_out);
    $finish;
  end
endmodule

Đầu ra:

max = 9
data_out = 1010

Toán tử điều kiện lồng nhau

Bạn có thể lồng các toán tử điều kiện để chọn giữa nhiều giá trị:

result = (a > b) ? a : (b > c) ? b : c;   // a nếu a > b, nếu không thì lấy giá trị lớn hơn giữa b và c

Dùng dấu ngoặc đơn để làm rõ các điều kiện lồng nhau.

Ghi chú quan trọng

  • Điều kiện được xem là đúng khi nó cho kết quả là một giá trị khác không (đã xác định)
  • Giữ cho cả hai tùy chọn giá trị có cùng độ rộng bit. Nếu chúng khác nhau, Verilog sẽ âm thầm mở rộng tùy chọn hẹp hơn
  • Bạn có thể dùng toán tử này trong các phép gán liên tục (assign) và các khối thủ tục (always, initial)
challenge icon

Thử thách

Viết các biểu thức điều kiện chính xác cho từng nhiệm vụ.

Cần làm:

  1. Gán max bằng giá trị lớn hơn giữa x và y
  2. Gán abs bằng giá trị tuyệt đối của val (nếu âm thì chuyển thành số dương)
  3. Gán output_data bằng data nếu enable là 1, nếu không thì gán bằng 8'b0

Tự làm thử

module conditional_challenge;
  reg [3:0] x, y;
  reg [3:0] max;
  reg signed [3:0] val;
  reg [3:0] abs;
  reg enable;
  reg [7:0] data;
  reg [7:0] output_data;
  
  initial begin
    x = 4'd12;
    y = 4'd8;
    val = -4'sd5;
    enable = 1;
    data = 8'b10101010;
    
    max = ______;          // Giá trị lớn hơn giữa x và y
    abs = ______;          // Giá trị tuyệt đối của val
    output_data = ______;  // data nếu enable, ngược lại là 0
    
    $display("max = %d", max);
    $display("abs = %d", abs);
    $display("output_data = %b", output_data);
    $finish;
  end
endmodule
quiz iconTự kiểm tra

Bài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.

Tất cả bài học trong Kiến thức nền tảng

Tự luyện tập: Trình biên dịch Verilog online