Vòng lặp while
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 59 trên 90.
Vòng lặp while lặp lại một khối code chừng nào điều kiện còn đúng. Khác với vòng lặp for, nó không có bộ đếm tích hợp sẵn. Bạn phải tự cập nhật biến vòng lặp.
Vòng lặp while kiểm tra điều kiện trước mỗi lần lặp. Nếu điều kiện đúng, vòng lặp sẽ chạy. Nếu sai, vòng lặp sẽ dừng.
Cú pháp:
while (condition) begin
// Đoạn code cần lặp lại
endVí dụ đơn giản
integer i = 0;
while (i < 5) begin
$display("i = %d", i);
i = i + 1;
endĐầu ra:
i = 0
i = 1
i = 2
i = 3
i = 4Vòng lặp chạy chừng nào i < 5.
Vòng lặp while và for
| Vòng lặp for | Vòng lặp while | |
|---|---|---|
| Bộ đếm | Có sẵn | Bạn tự quản lý |
| Khi nào nên dùng | Đã biết số lần lặp | Chưa biết khi nào vòng lặp sẽ dừng |
| Cú pháp | for (i=0; i<5; i=i+1) | while (i < 5) |
Vòng lặp while trong testbench
Vòng lặp while hữu ích khi bạn chưa biết chính xác mình cần bao nhiêu lần lặp:
integer i = 0;
while (i < 16) begin
$display("Testing value %d", i);
i = i + 1;
endTìm một giá trị cụ thể
integer i = 0;
reg [7:0] data;
while (data[i] != 1) begin
i = i + 1;
end
$display("First 1 found at position %d", i);Quy tắc quan trọng
| Quy tắc | Giải thích |
|---|---|
| Điều kiện phải trở thành false | Nếu không, sẽ xảy ra vòng lặp vô hạn |
| Cập nhật biến vòng lặp bên trong vòng lặp | Nếu không, vòng lặp sẽ không bao giờ kết thúc |
Biến vòng lặp phải là integer hoặc reg | Không thể là wire |
Dùng begin/end cho nhiều câu lệnh | Bắt buộc khi có nhiều hơn một dòng |
Thử thách
Cần làm gì:
Thêm vòng lặp while còn thiếu để in ra các số từ 0 đến 2.
Tự làm thử
module while_challenge;
integer i;
initial begin
i = 0;
$display("Printing 0 to 2:");
// TODO: Thêm vòng lặp while
// Lặp khi i < 3
// Trong vòng lặp, in ra i
// Tăng i thêm 1
$finish;
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online