Toán tử thao tác bit
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 23 trên 90.
Các toán tử thao tác bit thực hiện thao tác trên từng bit riêng lẻ của một số. Khác với các toán tử số học (+, -, *, /) xử lý số như những giá trị nguyên vẹn, các toán tử thao tác bit hoạt động trên từng bit.
Các toán tử bitwise có sẵn
| Toán tử | Phép toán | Tác dụng |
|---|---|---|
& | AND | Bit đầu ra là 1 chỉ khi cả hai bit đầu vào đều là 1 |
| | OR | Bit đầu ra là 1 nếu ít nhất một bit đầu vào là 1 |
^ | XOR | Bit đầu ra là 1 nếu các bit đầu vào khác nhau |
~ | NOT | Đảo tất cả các bit (0 thành 1, 1 thành 0) |
Khi dùng các toán tử thao tác bit, Verilog xử lý các số dưới dạng nhị phân ở bên trong.
reg [3:0] a, b;
a = 4'd10; // Decimal 10 = binary 1010
b = 4'd12; // Thập phân 12 = nhị phân 1100
c = a & b; // Cho kết quả giống như khi dùng trực tiếp số nhị phânBạn có thể viết số ở dạng thập phân, thập lục phân hoặc nhị phân. Verilog chuyển chúng sang dạng nhị phân để thực hiện các phép toán bit.
Cách hoạt động của toán tử bit
Mỗi toán tử (operator) hoạt động trên từng cặp bit (hoặc từng bit riêng lẻ với NOT):
Ví dụ với các số 4 bit:
a = 1010 (binary)
b = 1100 (binary)
AND: a & b = 1000
(1&1=1, 0&1=0, 1&0=0, 0&0=0)
OR: a | b = 1110
(1|1=1, 0|1=1, 1|0=1, 0|0=0)
XOR: a ^ b = 0110
(1^1=0, 0^1=1, 1^0=1, 0^0=0)
NOT: ~a = 0101
(~1=0, ~0=1, ~1=0, ~0=1)Ví dụ code
module bitwise_demo;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1010;
b = 4'b1100;
and_res = a & b; // 1010 & 1100 = 1000
or_res = a | b; // 1010 | 1100 = 1110
xor_res = a ^ b; // 1010 ^ 1100 = 0110
not_res = ~a; // ~1010 = 0101
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleĐầu ra:
a = 1010
b = 1100
a & b = 1000
a | b = 1110
a ^ b = 0110
~a = 0101Thử thách
Tính kết quả của các phép toán bitwise với những giá trị đã cho.
Cần làm:
- Tính
a & bvà lưu vàoand_res - Tính
a | bvà lưu vàoor_res - Tính
a ^ bvà lưu vàoxor_res - Tính
~avà lưu vàonot_res
Tự làm thử
module bitwise_challenge;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1101;
b = 4'b1011;
and_res = ______; // a & b
or_res = ______; // a | b
xor_res = ______; // a ^ b
not_res = ______; // ~a
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online