Ôn tập về điều khiển thời gian
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 72 trên 90.
Thử thách
Thử thách này kiểm tra mức độ hiểu của bạn về độ trễ, độ trễ cổng, độ trễ phép gán, thang thời gian và cách tạo xung clock.
Cần làm:
- Thêm chỉ thị
timescalevới giá trị1ns / 1ps - Tạo xung clock chuyển trạng thái sau mỗi 5 đơn vị thời gian
- Thêm cổng AND với độ trễ cổng là 3 đơn vị thời gian
- Dùng độ trễ phép gán để gán
achobsau 2 đơn vị thời gian (đọcangay lập tức)
Tự làm thử
// TODO: Thêm chỉ thị timescale (1ns / 1ps)
module timing_challenge;
reg clk;
reg a, b;
wire out;
initial begin
clk = 0;
end
// TODO: Tạo xung nhịp đảo trạng thái sau mỗi 5 đơn vị thời gian
// TODO: Thêm cổng AND có độ trễ 3 đơn vị thời gian (đầu vào a, b, đầu ra out)
initial begin
$monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
a = 1;
// TODO: Dùng độ trễ gán để gán a cho b sau 2 đơn vị thời gian
// Đọc a ngay bây giờ, gán cho b sau 2 đơn vị thời gian
#20;
$finish;
end
endmoduleTất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU13Thời gian và độ trễ
Độ trễ là gìĐộ trễ cổngĐộ trễ phép gánChỉ thị timescaleTạo xung nhịpÔn tập về điều khiển thời gian5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online