Kiểu wire

Trong Verilog, chúng ta cần khai báo loại tín hiệu đang dùng. Loại phổ biến nhất là wire.

wire biểu thị một kết nối vật lý giữa các thành phần. Nó giống như một sợi dây thật trong mạch điện.

• Dây dẫn không thể lưu trữ giá trị, chúng chỉ truyền giá trị
• Dây dẫn được dùng với các câu lệnh assign
• Dây dẫn được dùng để kết nối các module với nhau

Khai báo dây dẫn

wire a;           // Dây tín hiệu một bit
wire b, c;        // Nhiều dây tín hiệu trên cùng một dòng

Cách dây dẫn hoạt động

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x luôn thay đổi theo y
endmodule

x được liên kết với y. Mỗi khi y thay đổi, x cũng thay đổi ngay lập tức.

Dây dẫn thường được dùng để kết nối đầu vào và đầu ra:

module and_gate(
  input a,      // 'a' mặc định là một dây tín hiệu
  input b,      // 'b' mặc định là một dây tín hiệu
  output c      // 'c' mặc định là một dây tín hiệu
);
  assign c = a & b;  // Phép gán này xác định giá trị của c
endmodule

Trong ví dụ này, a, b và c đều là dây nối.

Dây nối là “chất keo” kết nối các phần khác nhau của mạch điện!