Ánh xạ cổng theo tên

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 34 trên 90.

Trong bài học trước, bạn đã học cách tạo một thực thể của module bằng cách truyền tín hiệu theo đúng thứ tự các cổng xuất hiện trong định nghĩa module. Cách này hiệu quả, nhưng có một vấn đề: thứ tự rất quan trọng.

Nếu bạn vô tình nhầm thứ tự, tín hiệu sẽ kết nối với các cổng không đúng. Việc này có thể khiến bạn khó gỡ lỗi.

Vấn đề khi ánh xạ theo thứ tự

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

// Ánh xạ theo thứ tự: thứ tự PHẢI khớp
or_gate or1 (input_a, input_b, output_y);  // Đúng
or_gate or1 (input_b, input_a, output_y);  // Sai! Hai đầu vào đã bị đổi chỗ

Dòng thứ hai kết nối input_b với in1 và input_a với in2: một lỗi tinh vi rất dễ bỏ sót.

Lời giải: ánh xạ cổng theo tên

Ánh xạ cổng theo tên dùng tên cổng để tạo kết nối. Thứ tự không quan trọng vì mỗi kết nối đều có nhãn rõ ràng.

Cú pháp:

module_name instance_name (
  .port_name(signal),
  .port_name(signal)
);

Dấu chấm . trước tên cổng cho biết chúng ta đang tham chiếu đến một cổng bên trong module. Tín hiệu nằm trong dấu ngoặc đơn là tín hiệu mà chúng ta kết nối với cổng đó.

Ví dụ

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

Điều này nói rõ:

Cổng in1 nhận tín hiệu input_a
Cổng in2 nhận tín hiệu input_b
Cổng result nhận tín hiệu output_y

Thứ tự không quan trọng

Khi ánh xạ cổng theo tên, bạn có thể viết các kết nối theo bất kỳ thứ tự nào:

// Cả ba đều GIỐNG HỆT NHAU

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

or_gate or1 (
  .result(output_y),
  .in1(input_a),
  .in2(input_b)
);

or_gate or1 (
  .in2(input_b),
  .result(output_y),
  .in1(input_a)
);

Cả ba đều thực hiện chính xác cùng một việc vì mỗi kết nối đều được gắn nhãn.

Thử thách

Hoàn thành phần khởi tạo bằng cách thêm các kết nối cổng còn thiếu, sử dụng ánh xạ cổng theo tên.

Cần làm:

Kết nối cổng clk với tín hiệu clock_signal
Kết nối cổng data_in với tín hiệu input_data
Kết nối cổng data_out với tín hiệu output_data

Tự làm thử

module register (
  input clk,
  input [7:0] data_in,
  output reg [7:0] data_out
);
  always @(posedge clk) begin
    data_out <= data_in;
  end
endmodule

module top (
  input clock_signal,
  input [7:0] input_data,
  output [7:0] output_data
);
  
  register reg1 (
    // TODO: Thêm ánh xạ cổng theo cú pháp .port(signal)
  );
  
endmodule