Thiết kế logic
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 44 trên 90.
Thử thách
Thiết kế logic nghĩa là xác định các phương trình mà mạch cần dựa trên bảng chân trị.
Bảng chân trị:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Bước 2: Tìm quy luật của sum
- sum = 1 khi a=0,b=1 hoặc a=1,b=0
- sum = 1 khi a và b khác nhau
- Khác nhau = XOR →
sum = a ^ b
Bước 3: Tìm quy luật của carry
- carry = 1 chỉ khi a=1 và b=1
- Cả hai = AND →
carry = a & b
Bước 4: Viết các phương trình
sum = a ^ b
carry = a & b
Cần làm gì:
Nhiệm vụ của bạn là thêm các phương trình logic còn thiếu vào bên trong module.
1. Thêm một câu lệnh assign cho sum (a XOR b)
2. Thêm một câu lệnh assign cho carry (a AND b)
Tự làm thử
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleTất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 1
Sử dụng câu lệnh case15Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiCăn thời gian chuyển trạng tháiViết testbenchXác minh đầu raTự luyện tập: Trình biên dịch Verilog online