Mảng
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 10 trên 90.
Mảng cho phép bạn lưu nhiều giá trị trong một biến. Bạn có thể truy cập từng phần tử trong mảng bằng chỉ số của nó.
Lưu ý: Mảng không phải là một kiểu dữ liệu riêng. Nó là tập hợp các kiểu wire, reg, integer hoặc real.
Khai báo mảng
Cú pháp: <data_type> <name> [<size>];
reg [7:0] memory [0:255]; // 256 byte bộ nhớ (mỗi byte gồm 8 bit)
reg data [0:7]; // 8 thanh ghi, mỗi thanh ghi 1 bit
wire [3:0] bus [0:3]; // 4 bus, mỗi bus rộng 4 bit
integer counters [0:9]; // 10 số nguyênSố trong dấu ngoặc vuông [ ] là kích thước mảng, không phải độ rộng bit.
Truy cập các phần tử trong mảng
reg [7:0] memory [0:3];
memory[0] = 165; // Số thập phân 165
memory[1] = 90; // Số thập phân 90
memory[2] = memory[0] + memory[1];
$display("%d", memory[2]); // In ra: 255Mảng rất hữu ích trong các testbench để lưu trữ dữ liệu kiểm thử.
Mảng nhiều chiều
Bạn có thể tạo mảng với nhiều chiều:
reg [7:0] matrix [0:3][0:3]; // Mảng (array) 4x4 gồm các giá trị 8 bit
matrix[0][0] = 255; // 8'hFF = 255 ở hệ thập phân
matrix[2][1] = 85; // 8'h55 = 85 ở hệ thập phânMảng và vector
| Vector | Mảng | |
|---|---|---|
| Định nghĩa | Dây dẫn hoặc thanh ghi nhiều bit | Tập hợp nhiều giá trị |
| Cú pháp | [MSB:LSB] | [size] |
| Ví dụ | reg [7:0] data; | reg [7:0] mem [0:255]; |
| Truy cập | data[3] (bit 3) | mem[3] (phần tử 3) |
Một vector là một giá trị với nhiều bit.
Một mảng gồm nhiều giá trị, mỗi giá trị có các bit riêng.
Lưu ý quan trọng
- Mảng
regcó thể tổng hợp được: các công cụ tổng hợp tạo bộ nhớ như RAM và tệp thanh ghi từ những mảng nhưreg [7:0] mem [0:255]; - Mảng cũng được dùng trong testbench để lưu dữ liệu kiểm thử
Thử thách
Hoàn thành đoạn code bên dưới để tạo một mảng lưu trữ 4 giá trị thử nghiệm.
Cần làm:
- Khai báo một mảng có tên
test_data- Dùng kiểu dữ liệu
reg(vì nó lưu trữ các giá trị trong testbench) - Mỗi phần tử rộng 8 bit (
[7:0]) - Mảng có 4 phần tử (
[0:3])
- Dùng kiểu dữ liệu
Tự làm thử
module arrays;
// Khai báo một mảng (array) tên là test_data
// Mảng này cần có 4 phần tử, mỗi phần tử rộng 8 bit
// Dùng kiểu dữ liệu (data type) reg vì kiểu này lưu các giá trị trong testbench
integer i;
initial begin
test_data[0] = 170;
test_data[1] = 240;
test_data[2] = 204;
test_data[3] = 15;
for (i = 0; i < 4; i = i + 1) begin
$display("test_data[%0d] = %b", i, test_data[i]);
end
$finish;
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online